1.25 Gbps時鐘和數(shù)據(jù)恢復(fù)IC ADN2805：特性、原理與應(yīng)用全解析

在高速數(shù)據(jù)傳輸領(lǐng)域，時鐘和數(shù)據(jù)恢復(fù)（CDR）技術(shù)至關(guān)重要，它能夠確保數(shù)據(jù)的準(zhǔn)確傳輸和處理。今天，我們就來深入了解一款高性能的1.25 Gbps時鐘和數(shù)據(jù)恢復(fù)IC——ADN2805。

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一、ADN2805的特性亮點

1. 強大的時鐘恢復(fù)能力

ADN2805能夠自動鎖定1.25 Gbps的NRZ串行數(shù)據(jù)輸入，采用專利的時鐘恢復(fù)架構(gòu)，無需外部參考時鐘，這大大簡化了設(shè)計，降低了成本和復(fù)雜度。

2. 豐富的功能特性

• 鎖丟失指示：通過LOL（Loss-of-lock）引腳，能夠及時指示鎖丟失狀態(tài)，方便系統(tǒng)監(jiān)控和故障排查。
• I2C接口：提供I2C接口，可訪問可選功能，實現(xiàn)靈活的配置和控制。
• 低功耗設(shè)計：典型功耗僅390 mW，采用單電源3.3 V供電，適合各種低功耗應(yīng)用場景。
• 小巧封裝：采用5 mm × 5 mm 32 - lead LFCSP無鉛封裝，節(jié)省電路板空間。

二、工作原理剖析

ADN2805是一個延遲和鎖相環(huán)電路，用于從NRZ編碼數(shù)據(jù)流中恢復(fù)時鐘和重定時數(shù)據(jù)。它通過兩個獨立的反饋回路來跟蹤輸入數(shù)據(jù)信號的相位，這兩個回路共享一個公共控制電壓。

1. 高速延遲鎖定環(huán)路徑

使用壓控移相器來跟蹤輸入抖動的高頻分量。當(dāng)輸入數(shù)據(jù)的時鐘滯后時，鑒相器會驅(qū)動VCO提高頻率，并增加移相器的延遲，從而減少時鐘和數(shù)據(jù)之間的相位誤差。

2. 相位控制環(huán)

由VCO組成，跟蹤輸入抖動的低頻分量。VCO的初始頻率由第三個回路設(shè)置，該回路將VCO頻率與輸入數(shù)據(jù)頻率進(jìn)行比較，并設(shè)置粗調(diào)電壓。

3. 抖動跟蹤優(yōu)勢

這種獨特的設(shè)計使得ADN2805在抖動跟蹤方面表現(xiàn)出色。與傳統(tǒng)的二階鎖相環(huán)相比，它在閉環(huán)傳輸中沒有零點，從而最小化了抖動峰值，非常適合信號再生器應(yīng)用，避免了級聯(lián)再生器中抖動積累的問題。

三、功能詳細(xì)描述

1. 頻率獲取

ADN2805從1.25 Gbps的數(shù)據(jù)中獲取頻率。鎖檢測電路比較VCO和輸入數(shù)據(jù)的頻率，當(dāng)頻率差超過1000 ppm時，LOL信號置位，啟動頻率獲取周期。當(dāng)VCO頻率與數(shù)據(jù)頻率相差在250 ppm以內(nèi)時，LOL信號復(fù)位，F(xiàn)LL關(guān)閉，PLL/DLL將VCO頻率拉至與數(shù)據(jù)頻率相等。

2. 輸入緩沖

輸入緩沖器具有差分輸入（PIN/NIN），內(nèi)部通過50 Ω電阻端接到片上電壓參考（VREF = 2.5 V典型值）。實現(xiàn)10?1?誤碼率所需的最小差分輸入電平為200 mV p - p。

3. 鎖檢測操作

• 正常模式：無需參考時鐘，ADN2805鎖定1.25 Gbps NRZ數(shù)據(jù)。當(dāng)VCO頻率與數(shù)據(jù)頻率相差在250 ppm以內(nèi)時，LOL信號復(fù)位，DLL/PLL實現(xiàn)相位鎖定。若輸入頻率誤差超過1000 ppm，LOL信號重新置位，開始新的頻率獲取。
• REFCLK模式：使用參考時鐘輔助鎖定VCO。通過設(shè)置CTRLA[0]為1啟用該模式，并設(shè)置參考頻率范圍和數(shù)據(jù)速率與參考頻率的分頻比。當(dāng)VCO頻率與期望頻率相差在250 ppm以內(nèi)時，LOL信號復(fù)位，實現(xiàn)相位鎖定。
• 靜態(tài)LOL模式：用于指示是否發(fā)生過鎖丟失情況。I2C寄存器位MISC[4]為靜態(tài)LOL位，發(fā)生鎖丟失時該位內(nèi)部置為高電平，即使重新鎖定也保持高電平，直到手動復(fù)位。通過設(shè)置CTRLB[7]為1，LOL引腳成為靜態(tài)LOL指示器。

4. 靜噪模式

• SQUELCH DATAOUT和CLKOUT模式：默認(rèn)模式（CTRLC [1]=0），當(dāng)SQUELCH輸入（Pin 27）為高電平時，時鐘和數(shù)據(jù)輸出置為零狀態(tài)，抑制下游處理。
• SQUELCH DATAOUT或CLKOUT模式：當(dāng)CTRLC[1]為1時，SQUELCH輸入為高電平時，DATAOUTN/DATAOUTP引腳靜噪；為低電平時，CLKOUT引腳靜噪，適用于不需要恢復(fù)時鐘的中繼器應(yīng)用。

5. 系統(tǒng)復(fù)位

通過向I2C寄存器位CTRLB[5]寫入1后再寫入0，可以啟動新的頻率獲取，同時保持ADN2805之前在寄存器CTRL[A]、CTRL[B]和CTRL[C]中編程的操作模式。

6. I2C接口

ADN2805支持2線I2C兼容串行總線，可驅(qū)動多個外設(shè)。通過SDA和SCK輸入在總線上的設(shè)備之間傳輸信息。ADN2805有兩個7位從地址，用于讀寫操作。操作時需遵循特定的協(xié)議，包括起始條件、地址匹配、應(yīng)答位等，以實現(xiàn)數(shù)據(jù)的正確讀寫。

四、應(yīng)用信息與PCB設(shè)計指南

1. 應(yīng)用場景

ADN2805適用于GbE線卡等應(yīng)用，能夠提供可靠的時鐘和數(shù)據(jù)恢復(fù)功能，確保高速數(shù)據(jù)的準(zhǔn)確傳輸。

2. PCB設(shè)計要點

• 電源和接地：建議使用一個低阻抗接地平面，將VEE引腳直接焊接到接地平面，通過多個過孔并聯(lián)減少串聯(lián)電感。在3.3 V電源進(jìn)入PCB處使用22 μF電解電容，在IC電源VCC和VEE之間靠近ADN2805 VCC引腳處放置0.1 μF和1 nF陶瓷芯片電容。
• 傳輸線：所有高頻輸入和輸出信號（如PIN、NIN、CLKOUTP、CLKOUTN、DATAOUTP、DATAOUTN等）應(yīng)使用50 Ω傳輸線，以最小化反射。同時，PIN/NIN輸入走線和CLKOUTP/CLKOUTN、DATAOUTP/DATAOUTN輸出走線應(yīng)長度匹配，避免差分走線之間的偏斜。
• 焊接：32 - lead LFCSP封裝的焊盤設(shè)計應(yīng)使PCB焊盤比封裝焊盤長0.1 mm、寬0.05 mm，并將芯片底部的暴露焊盤通過塞孔連接到VEE，防止回流焊時焊料泄漏。

五、總結(jié)

ADN2805憑借其強大的時鐘恢復(fù)能力、豐富的功能特性和良好的抖動性能，為高速數(shù)據(jù)傳輸系統(tǒng)提供了可靠的解決方案。在實際設(shè)計中，遵循合理的PCB設(shè)計指南，能夠充分發(fā)揮其性能優(yōu)勢。各位工程師在使用過程中，不妨思考如何根據(jù)具體應(yīng)用場景優(yōu)化ADN2805的配置，以實現(xiàn)最佳的系統(tǒng)性能。你在實際項目中是否遇到過類似的時鐘和數(shù)據(jù)恢復(fù)問題？又是如何解決的呢？歡迎在評論區(qū)分享你的經(jīng)驗。