ADN2807：155/622 Mb/s時(shí)鐘和數(shù)據(jù)恢復(fù)IC的技術(shù)剖析與應(yīng)用指南

在高速數(shù)據(jù)傳輸領(lǐng)域，時(shí)鐘和數(shù)據(jù)恢復(fù)（CDR）技術(shù)對(duì)于確保信號(hào)的準(zhǔn)確傳輸和處理至關(guān)重要。今天，我們就來深入探討Analog Devices公司的ADN2807芯片，它是一款集成了限幅放大器的155/622 Mb/s時(shí)鐘和數(shù)據(jù)恢復(fù)IC，在SONET和WDM等系統(tǒng)中有著廣泛的應(yīng)用。

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芯片特性概覽

滿足SONET標(biāo)準(zhǔn)

ADN2807完全符合SONET對(duì)于抖動(dòng)傳輸、生成和容限的要求。在-40°C至+85°C的環(huán)境溫度下，它能穩(wěn)定工作，確保在OC - 3、OC - 12和15/14 FEC速率下實(shí)現(xiàn)量化、信號(hào)電平檢測(cè)以及時(shí)鐘和數(shù)據(jù)恢復(fù)功能。

高靈敏度與可調(diào)性

量化器靈敏度典型值為4 mV，可調(diào)切片電平范圍為±100 mV，能夠有效應(yīng)對(duì)不同的信號(hào)環(huán)境。同時(shí)，其專利的時(shí)鐘恢復(fù)架構(gòu)保證了時(shí)鐘恢復(fù)的準(zhǔn)確性和穩(wěn)定性。

信號(hào)檢測(cè)與參考時(shí)鐘

信號(hào)丟失檢測(cè)范圍為3 mV至15 mV，可及時(shí)發(fā)現(xiàn)信號(hào)異常。該芯片支持多種參考時(shí)鐘頻率，如19.44 MHz、38.88 MHz、77.76 MHz或155.52 MHz，并且REFCLK輸入兼容LVPECL/LVDS/LVCMOS/LVTTL（僅在155.52 MHz時(shí)支持LVPECL/LVDS），還提供可選的19.44 MHz片上振蕩器，可與外部晶體配合使用。

低功耗與小封裝

采用單電源3.3 V供電，典型功耗僅為540 mW，具有出色的節(jié)能性能。其7 mm × 7 mm、48引腳的LFCSP封裝，體積小巧，適合高密度的電路板設(shè)計(jì)。

技術(shù)規(guī)格詳解

量化器特性

• 直流特性：輸入電壓范圍為0 - 1.2 V，峰 - 峰差分輸入為2.4 V，輸入共模電平為0.4 V，差分輸入靈敏度典型值為4 mV p - p，輸入過驅(qū)動(dòng)為2 - 5 mV p - p，輸入偏移為500 μV，輸入均方根噪聲在BER = 1 × 10–10時(shí)為244 μV rms。
• 交流特性：小信號(hào)增益為54 dB，輸入電阻為100 Ω，輸入電容為0.65 pF，脈沖寬度失真為10 ps。

信號(hào)檢測(cè)與鎖定

• 電平信號(hào)檢測(cè)：不同的RTHRESH電阻值對(duì)應(yīng)不同的電平檢測(cè)范圍和響應(yīng)時(shí)間，并且具有一定的磁滯特性，可防止輸出抖動(dòng)。
• 失鎖檢測(cè)：失鎖響應(yīng)時(shí)間在fVCO誤差 > 1000 ppm時(shí)為60 mV。

鎖相環(huán)特性

• 抖動(dòng)傳輸：OC - 12的抖動(dòng)傳輸帶寬為140 - 200 kHz，OC - 3為48 - 85 kHz。
• 抖動(dòng)生成：在特定頻率范圍內(nèi)，OC - 12的抖動(dòng)生成典型值為0.003 UI rms，OC - 3為0.02 - 0.04 UI p - p。
• 抖動(dòng)容限：在不同頻率下，OC - 12和OC - 3都有相應(yīng)的抖動(dòng)容限要求，ADN2807能夠滿足這些要求。

輸出特性

CML輸出的單端輸出擺幅為400 - 540 mV，差分輸出擺幅為850 - 1100 mV，輸出高電壓和低電壓分別為VCC - 0.60 V和VCC - 0.30 V，上升時(shí)間和下降時(shí)間均為150 ps，不同速率下的建立時(shí)間和保持時(shí)間也有明確規(guī)定。

功能模塊解析

多速率時(shí)鐘和數(shù)據(jù)恢復(fù)

ADN2807能夠從OC - 3、OC - 12以及15/14 FEC速率的串行比特流中恢復(fù)時(shí)鐘和數(shù)據(jù)。通過SEL[2..0]輸入選擇數(shù)據(jù)速率，輸出的2.5 GHz VCO經(jīng)過分頻以支持較低的數(shù)據(jù)速率。

限幅放大器

限幅放大器具有差分輸入（PIN/NIN），內(nèi)部以50 Ω端接到片上電壓參考（VREF = 0.6 V典型值）。輸入可采用交流耦合或直流耦合，輸入偏移經(jīng)過工廠調(diào)整，典型靈敏度優(yōu)于4 mV，且漂移極小。

切片調(diào)整

通過向SLICEP/N輸入±0.8 V的差分電壓，可將量化器切片電平偏移±100 mV，以減輕ASE噪聲的影響。若不需要調(diào)整切片電平，SLICEP/N必須連接到VCC。

信號(hào)丟失（LOS）檢測(cè)器

接收器前端的電平信號(hào)檢測(cè)電路可指示輸入信號(hào)電平何時(shí)低于用戶可調(diào)閾值。閾值通過THRADJ引腳連接到地的單個(gè)外部電阻設(shè)置。當(dāng)輸入電平低于編程的LOS閾值時(shí)，SDOUT引腳將輸出邏輯1，表示信號(hào)丟失。

參考時(shí)鐘

ADN2807提供三種參考頻率選項(xiàng)：差分時(shí)鐘、單端時(shí)鐘或晶體振蕩器。REFCLKN/P輸入可接受多種參考時(shí)鐘頻率，通過REFSEL0/1引腳選擇合適的分頻比。此外，還提供片上振蕩器與外部晶體配合使用。

鎖定檢測(cè)器操作

鎖定檢測(cè)器監(jiān)控VCO和參考時(shí)鐘之間的頻率差，當(dāng)VCO頻率在中心頻率的500 ppm以內(nèi)時(shí)，失鎖信號(hào)被置為無效。若頻率誤差超過0.1%，失鎖信號(hào)重新置為有效，控制返回頻率環(huán)以重新獲取并保持穩(wěn)定的時(shí)鐘信號(hào)。

靜噪模式

當(dāng)靜噪輸入驅(qū)動(dòng)到TTL高電平時(shí)，時(shí)鐘和數(shù)據(jù)輸出均置為零狀態(tài)，以抑制下游處理。該引腳可直接由LOS檢測(cè)器輸出（SDOUT）驅(qū)動(dòng)。

測(cè)試模式 - 旁路和環(huán)回

• 旁路模式：當(dāng)旁路輸入驅(qū)動(dòng)到TTL高電平時(shí)，量化器輸出直接連接到驅(qū)動(dòng)數(shù)據(jù)輸出引腳的緩沖器，繞過時(shí)鐘恢復(fù)電路，有助于系統(tǒng)處理非標(biāo)準(zhǔn)比特率。
• 環(huán)回模式：將LOOPEN引腳驅(qū)動(dòng)到TTL高電平可啟用環(huán)回模式，便于系統(tǒng)診斷測(cè)試。測(cè)試輸入（TDINP/N）具有內(nèi)部50 Ω端接，不使用時(shí)可懸空。旁路和環(huán)回模式相互排斥，同一時(shí)間只能使用一種模式。

應(yīng)用設(shè)計(jì)要點(diǎn)

PCB設(shè)計(jì)準(zhǔn)則

• 電源連接和接地平面：建議使用一個(gè)低阻抗接地平面連接模擬和數(shù)字接地，VEE引腳直接焊接到接地平面以減少串聯(lián)電感。在3.3 V電源進(jìn)入PCB的位置使用10 μF電解電容器，在IC電源VCC和GND之間靠近ADN2807 VCC引腳處使用0.1 μF和1 nF陶瓷芯片電容器。
• 傳輸線：所有高頻輸入和輸出信號(hào)（如PIN、NIN、CLKOUTP、CLKOUTN、DATAOUTP、DATAOUTN等）使用50 Ω?jìng)鬏斁€，以最小化反射。PIN/NIN輸入跡線和CLKOUTP/N、DATAOUTP/N跡線應(yīng)長(zhǎng)度匹配，所有高速CML輸出需要100 Ω背端接芯片電阻連接到VCC。
• 芯片級(jí)封裝焊接準(zhǔn)則：48引腳LFCSP的引腳為矩形，印刷電路板焊盤應(yīng)比封裝引腳長(zhǎng)0.1 mm、寬0.05 mm，底部的中央暴露焊盤應(yīng)連接到模擬VCC。

交流耦合電容器選擇

為確保ADN2807在OC - 3和OC - 12數(shù)據(jù)速率下正常工作，輸入（PIN、NIN）和輸出（DATAOUTP、DATAOUTN）的交流耦合電容器最小應(yīng)為0.1 μF。

直流耦合應(yīng)用

ADN2807的輸入也可采用直流耦合，適用于突發(fā)模式應(yīng)用。但需注意不違反輸入范圍和共模電平要求，若TIA輸出電平不符合要求，需進(jìn)行電平轉(zhuǎn)換和/或衰減。

輸入數(shù)據(jù)丟失時(shí)的LOL切換

當(dāng)輸入數(shù)據(jù)流因光鏈路中斷或其他原因丟失時(shí)，只要有有效的參考時(shí)鐘，ADN2807的時(shí)鐘輸出將保持在VCO中心頻率的1000 ppm以內(nèi)，LOL引腳將以幾千赫茲的速率切換。

ADN2807是一款功能強(qiáng)大、性能優(yōu)異的時(shí)鐘和數(shù)據(jù)恢復(fù)IC，在高速數(shù)據(jù)傳輸系統(tǒng)中具有廣泛的應(yīng)用前景。工程師們?cè)谠O(shè)計(jì)時(shí)，需充分考慮其各項(xiàng)特性和應(yīng)用要點(diǎn)，以確保系統(tǒng)的穩(wěn)定運(yùn)行。大家在實(shí)際應(yīng)用中是否遇到過類似芯片的設(shè)計(jì)挑戰(zhàn)呢？歡迎在評(píng)論區(qū)分享你的經(jīng)驗(yàn)和見解。