近日，奕行智能宣布其論文《Dynamic Scheduling for AI Accelerators via TISA》（基于 Tile 級(jí)虛擬指令集實(shí)現(xiàn) AI 加速器的動(dòng)態(tài)調(diào)度）正式入選 ISCA 2026（International Symposium on Computer Architecture，國(guó)際計(jì)算機(jī)體系結(jié)構(gòu)年會(huì)）。

ISCA 創(chuàng)立于 1973 年，是計(jì)算機(jī)體系結(jié)構(gòu)領(lǐng)域最權(quán)威的學(xué)術(shù)會(huì)議之一，與 MICRO、HPCA 并稱"三大頂會(huì)"。谷歌 TPU 初代架構(gòu)論文（ISCA 2017）發(fā)布于此，歷屆論文見(jiàn)證了算力架構(gòu)從指令集變革到異構(gòu)計(jì)算的每一次關(guān)鍵演進(jìn)。

算力競(jìng)爭(zhēng)范式轉(zhuǎn)移，動(dòng)態(tài)調(diào)度恰逢其時(shí)

AI 算力競(jìng)爭(zhēng)正從"誰(shuí)算得更快"轉(zhuǎn)向"誰(shuí)算得更省"。推理場(chǎng)景爆發(fā)后，Token 成本成為 AI 基礎(chǔ)設(shè)施商業(yè)價(jià)值的核心指標(biāo)，提升算力利用率與能效已是決勝關(guān)鍵。

現(xiàn)有 AI 加速器普遍依賴傳統(tǒng)靜態(tài)調(diào)度：執(zhí)行策略往往在編譯期一次性固化，無(wú)法響應(yīng)運(yùn)行時(shí)動(dòng)態(tài)變化。隨著模型規(guī)模擴(kuò)大，編譯復(fù)雜度高、硬件行為適配難、運(yùn)行時(shí)變化導(dǎo)致流水線空泡，硬件潛能被浪費(fèi)。奕行智能此次入選 ISCA 的論文，正是對(duì)這一行業(yè)痛點(diǎn)的系統(tǒng)性解答。

三位一體閉環(huán)，重新定義動(dòng)態(tài)調(diào)度

奕行智能入選頂會(huì)ISCA的論文，圍繞其獨(dú)家打造的 Tile 級(jí)動(dòng)態(tài)調(diào)度架構(gòu)展開(kāi)，通過(guò)"虛擬指令+ 智能編譯器 + 硬件調(diào)度器"的三位一體閉環(huán)，將復(fù)雜的指令依賴、流水線管理和內(nèi)存切分全部交由硬件自動(dòng)完成，從根本上打破靜態(tài)優(yōu)化的性能上限，也讓上層開(kāi)發(fā)像"拼積木"一樣干凈簡(jiǎn)潔。

具體而言，架構(gòu)由三個(gè)核心組件協(xié)同構(gòu)成：Tile 級(jí)虛擬指令集（VISA）在硬件底層與上層軟件生態(tài)之間架起統(tǒng)一接口，智能編譯器ACE 自動(dòng)處理指令映射與優(yōu)化，VISA 調(diào)度器則在硬件層實(shí)時(shí)感知運(yùn)行狀態(tài)，動(dòng)態(tài)平衡Tile 執(zhí)行與資源分配，將算力利用率推向極限。三者協(xié)同，將"一次性規(guī)劃"升級(jí)為"運(yùn)行時(shí)持續(xù)尋優(yōu)"，讓硬件并行潛能得到更充分的釋放。

數(shù)據(jù)說(shuō)話：多模型全面驗(yàn)證

論文在DeepSeek-R1、ResNet-50、BERT、GPT-J、LLaMA2 及 FlashAttention-3 等主流大模型與視覺(jué)模型上進(jìn)行系統(tǒng)評(píng)測(cè)，結(jié)果表明：

• 相較基線方案，整體加速比達(dá)1.52–1.92×；
• 優(yōu)于強(qiáng)靜態(tài)流水調(diào)度方案1.14–1.63×；
• FlashAttention-3 場(chǎng)景下，硬件利用率提升 +26.4%。

多平臺(tái)、多模型的評(píng)測(cè)結(jié)果充分驗(yàn)證了動(dòng)態(tài)調(diào)度架構(gòu)的廣泛適用性與穩(wěn)定優(yōu)勢(shì)。

此次入選ISCA 2026，是國(guó)際頂級(jí)學(xué)術(shù)界對(duì)奕行智能技術(shù)原創(chuàng)性的有力認(rèn)可。從語(yǔ)義感知編譯到運(yùn)行時(shí)動(dòng)態(tài)尋優(yōu)，從打破靜態(tài)天花板到充分釋放硬件潛能，TISA 框架指向 AI 加速器架構(gòu)創(chuàng)新的下一個(gè)范式。