1. 引言

HPM6P00系列MCU是先楫半導(dǎo)體于2025年3月推出的新一代高性能混合信號(hào)微控制器，主要面向工業(yè)自動(dòng)化、智能電源以及精密伺服控制等應(yīng)用領(lǐng)域。該系列芯片集成了4個(gè)獨(dú)立的16位ADC，并支持差分輸入模式。在實(shí)際應(yīng)用場(chǎng)景中，如何有效提升HPM6P00系列MCU的ADC采樣精度，成為一個(gè)值得深入探討的技術(shù)議題。

為什么要提高ADC采樣精度？

以伺服控制系統(tǒng)為例，控制環(huán)路（位置、速度、電流環(huán)）的每一次精準(zhǔn)調(diào)節(jié)，都始于對(duì)現(xiàn)實(shí)世界信號(hào)的準(zhǔn)確感知。ADC作為物理世界與數(shù)字控制器之間的橋梁，其采樣精度直接決定了系統(tǒng)的整體控制性能。 以電流環(huán)為例，若ADC存在量化誤差、非線性或噪聲干擾，會(huì)導(dǎo)致電流反饋值出現(xiàn)“臺(tái)階式”跳動(dòng)，進(jìn)而使生成的轉(zhuǎn)矩指令不平順。即使在電機(jī)靜止?fàn)顟B(tài)下，這類誤差也可能引發(fā)微小卻不容忽視的轉(zhuǎn)矩脈動(dòng)，嚴(yán)重影響系統(tǒng)的靜態(tài)與動(dòng)態(tài)性能。 而高精度ADC能夠提供更為細(xì)膩、真實(shí)的電流反饋信號(hào)，使控制器得以精確輸出所需的微幅電流，從而顯著抑制轉(zhuǎn)矩脈動(dòng)。這一特性對(duì)高精度加工與精密定位應(yīng)用尤為重要——它可有效避免電機(jī)在低速運(yùn)行時(shí)的“爬行”現(xiàn)象，實(shí)現(xiàn)轉(zhuǎn)矩的平滑、穩(wěn)定輸出，為系統(tǒng)帶來更優(yōu)的動(dòng)態(tài)響應(yīng)與控制品質(zhì)。

芯片的潛力與挑戰(zhàn)

HPM6P00集成了4個(gè)獨(dú)立的16位ADC，每個(gè)ADC均可實(shí)現(xiàn)2MSPS的采樣率，也可配置成12位模式，12位模式采樣率高達(dá)4MSPS，這對(duì)高精度快速采樣應(yīng)用場(chǎng)景提供了強(qiáng)大的硬件基礎(chǔ)。同時(shí)，其對(duì)差分輸入模式的支持，帶來了卓越的共模噪聲抑制能力，為實(shí)現(xiàn)更高精度的采樣系統(tǒng)提供了關(guān)鍵保障。
看到這里，您或許已經(jīng)對(duì)HPM6P00的強(qiáng)大性能感到心動(dòng)，并躍躍欲試。但在投入應(yīng)用之前，我們必須要厘清一個(gè)關(guān)鍵問題：擁有了強(qiáng)大的片上ADC硬件，是否就意味著能輕易實(shí)現(xiàn)系統(tǒng)級(jí)的高精度采樣？
答案是明確的：絕非如此！
一顆高性能的ADC芯片，好比一臺(tái)頂級(jí)的單反相機(jī)。它確實(shí)擁有拍出專業(yè)大片的潛力，但若使用者不懂光圈、快門和構(gòu)圖的配合，或者鏡頭沾滿污漬、在三腳架上晃動(dòng)，那么最終成像可能還不如手機(jī)隨手一拍。同樣，HPM6P00的ADC為我們提供了捕捉信號(hào)“大片”的潛能，而要將這種潛能轉(zhuǎn)化為現(xiàn)實(shí)，則需要精心的系統(tǒng)設(shè)計(jì)和深厚的工程功底。

2. 硬件設(shè)計(jì)心得 —— 為精度打造“安靜”的模擬環(huán)境

常見的噪聲源1 —— DCDC

HPM6P00內(nèi)部自帶一個(gè)DCDC為SOC提供典型值1.275V電壓，正是由于這個(gè)DCDC的存在導(dǎo)致其在工作的時(shí)候會(huì)產(chǎn)生噪聲，對(duì)附近的模擬信號(hào)造成干擾，尤其是在單端模式下尤為突出。若在設(shè)計(jì)的時(shí)候采取措施不當(dāng)，甚至?xí)?yán)重降低ADC采樣精度，因此在設(shè)計(jì)硬件的時(shí)候一定要注意該DCDC帶來的電源噪聲挑戰(zhàn)。
實(shí)測(cè)表明，在筆者某板卡上，對(duì)1.65V直流信號(hào)進(jìn)行連續(xù)10K個(gè)點(diǎn)采樣，使用內(nèi)部DCDC時(shí)噪聲為700 LSB (P-P, 16bit)；改用外部DCDC后，噪聲降至23 LSB (P-P，16bit)。事實(shí)證明，您在使用內(nèi)部DCDC設(shè)計(jì)時(shí)處理不當(dāng)很可能使其本身成為核心噪聲源，干擾模擬電路并導(dǎo)致高精度采樣失敗。

該怎么設(shè)計(jì)DCDC?

在HPM系列MCU中，不同型號(hào)的內(nèi)部DCDC性能存在差異。盡管部分系列的內(nèi)部DCDC在良好設(shè)計(jì)下可以達(dá)到較為理想需求（例如，HPM6E00系列內(nèi)部DCDC在硬件設(shè)計(jì)良好情況下噪聲峰峰值約為40LSB），但HPM6P00系列中的該DCDC模塊對(duì)ADC精度構(gòu)成顯著挑戰(zhàn)，確實(shí)是一個(gè)令人頭疼的問題。因此，若您的應(yīng)用對(duì)ADC精度有嚴(yán)苛要求，強(qiáng)烈建議避免使用HPM6P00系列內(nèi)部DCDC為SOC供電，轉(zhuǎn)而采用外部電源方案。此約束在單端采樣模式下尤為重要；若僅使用差分模式或精度要求寬松，則可酌情考慮內(nèi)部DCDC。

使用外部DCDC時(shí)注意事項(xiàng)

使用外部DCDC時(shí)同時(shí)需要注意需要關(guān)閉內(nèi)部DCDC，可以在硬件設(shè)計(jì)中把相關(guān)引腳接地，如圖所示：

即，DCDC_IN通過10K電阻接地，DCDC_LP，DCDC_SNS浮空或通過10K電阻接地，VDD_SOC通過外部DCDC或LDO提供1.275V電壓（請(qǐng)參考《HPM6P00 系列高性能微控制器數(shù)據(jù)手冊(cè)》中具體供電電壓需求）。
使用外部DCDC時(shí)也需要注意DCDC的布局設(shè)計(jì)，DCDC設(shè)計(jì)注意事項(xiàng)請(qǐng)參考應(yīng)用文檔《HPM系列微控制器高精度ADC之硬件設(shè)計(jì)指南》

常見的噪聲源2 —— VDD_SOC

HPM6P00系列MCU的典型工作主頻高達(dá)600MHz，這在提供強(qiáng)大算力的同時(shí)，也帶來了顯著的功耗需求。根據(jù)HPM6P00數(shù)據(jù)手冊(cè)，在CPU0、CPU1及所有外設(shè)全速運(yùn)行、主頻600MHz且環(huán)境溫度為25℃的條件下，其工作電流約為280mA。若為其供電的DCDC轉(zhuǎn)換器效率為80%，我們可以粗略估算一下折算至SOC的平均輸入電流為：

280mA3.3V0.80/1.275V ≈ 580mA

這一電流在SOC工作時(shí)會(huì)以高頻形式快速變化，從而在電源網(wǎng)絡(luò)和地平面上產(chǎn)生不可忽視的高頻噪聲。此類噪聲極易耦合至敏感的模擬電路部分（如ADC基準(zhǔn)源或模擬信號(hào)輸入端），對(duì)高精度采樣性能構(gòu)成直接威脅。因此，在系統(tǒng)設(shè)計(jì)時(shí)必須將SOC內(nèi)核產(chǎn)生的這類高頻電流噪聲作為重要干擾源加以應(yīng)對(duì)。

下圖展示了HPM6P81IPB1的VDD_SOC電源推薦的布局，應(yīng)注意以下要點(diǎn)：

1. 電容位置：VDD_SOC的去耦電容置于Bottom層，并盡可能靠近芯片相應(yīng)電源引腳。
2. 接地路徑：電容的接地端通過銅箔連接至底部芯片中央熱焊盤，確?；亓髀窂阶疃?。
3. 平面處理：熱焊盤下方應(yīng)通過多個(gè)過孔陣列連接至一個(gè)完整、獨(dú)立的接地平面，以構(gòu)成低阻抗回流路徑。
4. 模擬管腳附件VDD_SOC處理：優(yōu)先使用距離第50腳（VDD_SOC）較遠(yuǎn)的模擬輸入管腳，若無法避開，則可以通過把第50腳（VDD_SOC）串一個(gè)磁珠再連接到VDD_SOC網(wǎng)絡(luò)，以抑制高頻電流對(duì)附近模擬輸入管腳的影響。注意引入磁珠后，磁珠與VDD_SOC管腳之間不得再額外添加去耦電容，以避免削弱對(duì)高頻電流的抑制效果。

差分應(yīng)用心得

HPM6P00內(nèi)部集成4個(gè)ADC，其中ADC0和ADC1組成一個(gè)差分組，ADC2和ADC3組成一個(gè)差分組，在某些高精度采樣系統(tǒng)中差分ADC的使用可以有效提高采樣精度。

筆者同樣在某板卡上實(shí)測(cè)，在外部DCDC供電情況下1.65V DC信號(hào)注入，16bit ADC在2MSPS采樣率連續(xù)采樣10K個(gè)點(diǎn)，統(tǒng)計(jì)采樣點(diǎn)P-P值，單端和差分對(duì)比如下：

如果采用內(nèi)部DCDC供電，1.65V DC信號(hào)注入，16bit ADC在2MSPS采樣率下連續(xù)采樣10K個(gè)點(diǎn)，統(tǒng)計(jì)采樣點(diǎn)P-P值，單端和差分對(duì)比如下:

以上數(shù)據(jù)縱軸單位均為LSB，單純以直流采樣的碼值峰峰值分析表明，差分模式能顯著提高ADC采樣精度，其優(yōu)勢(shì)核心在于卓越的共模噪聲抑制能力，這使得它在高精度測(cè)量及工業(yè)級(jí)復(fù)雜噪聲場(chǎng)景下，能顯著提升系統(tǒng)性能的關(guān)鍵設(shè)計(jì)。

該如何設(shè)計(jì)差分ADC

與傳統(tǒng)差分ADC的固有設(shè)計(jì)不同，HPM6P00系列采用了一種新的差分實(shí)現(xiàn)方式。其核心在于配置了兩個(gè)經(jīng)過優(yōu)化的獨(dú)立ADC通道，對(duì)目標(biāo)信號(hào)進(jìn)行同步采樣，隨后由內(nèi)部硬件直接計(jì)算差值，從而得到最終的差分結(jié)果。這種獨(dú)特的架構(gòu)使得每個(gè)ADC通道在物理上既可以作為獨(dú)立的單端輸入使用，也能靈活組合成一個(gè)高精度的差分輸入對(duì)，極大地提升了系統(tǒng)設(shè)計(jì)的靈活性與資源利用率。
因此本質(zhì)上來講，設(shè)計(jì)差分輸入時(shí)只需要提供兩個(gè)電壓范圍為VREFLO-VREFHI的信號(hào)分別給到組成差分對(duì)的兩個(gè)ADC的輸入通道即可，典型例子如下：

即ADC0.IN0和ADC1.IN1組成一個(gè)差分對(duì)，對(duì)差分信號(hào)進(jìn)行采樣。因此HPM6P00 4個(gè)ADC最多可以同時(shí)采樣兩路差分信號(hào)。
在實(shí)際應(yīng)用中若考慮到成本問題無法使用差分運(yùn)放，還可以通過單端運(yùn)放組成差分系統(tǒng)，如下圖以伺服驅(qū)動(dòng)為例，通過把采樣的電流信號(hào)電壓與參考電壓進(jìn)行差分采樣即可獲取電流采樣值。采樣通道配置如下：
Diff0 ADC0&ADC1 Master:{INA0，INA2，INA3} Slave: {INA1，INA4，INA4}
Diff1 ADC2&ADC3 Master:{INA0} Slave: {INA1}
即：
ADC0.INA0與ADC1.INA1負(fù)責(zé)采樣U相電流
ADC2.INA0與ADC3.INA1負(fù)責(zé)采樣V相電流
ADC0.INA2與ADC1.INA4負(fù)責(zé)采樣VBUS電壓
ADC0.INA3與ADC1.INA4負(fù)責(zé)采樣溫度等其他物理量

該案例較為靈活的使用了HPM6P00的ADC差分模式，使得在方案中既能提高采樣精度與提升整機(jī)性能，又能簡化外部電路，節(jié)約資源。需要注意的是，由分立單端運(yùn)放搭建的差分放大電路，其性能通常難以媲美單片集成的全差分運(yùn)放。然而，通過嚴(yán)謹(jǐn)?shù)牟季峙c選型，依然可以顯著提升系統(tǒng)的采樣精度，尤其在噪聲惡劣的環(huán)境中。關(guān)鍵措施包括：嚴(yán)格保持信號(hào)的差分走線、為差分輸入通道分配相鄰的ADC引腳、選用同一型號(hào)的運(yùn)放并盡可能靠近放置，以最大限度保證通道間的一致性。

很顯然，對(duì)于上述系統(tǒng)中只能同時(shí)采樣兩路相電流信號(hào)，若需要同時(shí)采樣U、V、W 3路相電流，該怎么做？如果在您的系統(tǒng)中單端噪聲比較明顯，又同時(shí)需要采樣U、V、W 3路相電流信號(hào)，筆者建議您可以參考如下偽差分方案：

即，3個(gè)ADC負(fù)責(zé)信號(hào)采樣，第4個(gè)ADC采集一個(gè)參考電壓（典型值為VREFH/2)，4個(gè)ADC同時(shí)采樣，采樣后結(jié)果通過軟件方式分別跟參考電壓作差，得到的結(jié)果即為3路信號(hào)分別對(duì)應(yīng)與參考信號(hào)的差分結(jié)果。

驗(yàn)證該方案的實(shí)際效果，筆者在某存在明顯噪聲干擾的伺服電機(jī)板卡中進(jìn)行了部署測(cè)試。測(cè)試數(shù)據(jù)來源于對(duì)原始信號(hào)進(jìn)行高速采樣（每次＞10,000個(gè)點(diǎn)），通過偽差分計(jì)算處理以還原真實(shí)波形。圖示為在相同條件下重復(fù)四次測(cè)試所得到的重合曲線，結(jié)果具有良好的一致性。結(jié)果表明偽差分后的數(shù)據(jù)較偽差分前的數(shù)據(jù)有明顯改善。

需要指出的是，偽差分技術(shù)雖然能提升采樣精度，但其效果存在局限。該方法的有效性建立在噪聲對(duì)多路ADC影響高度一致的前提下。若系統(tǒng)本底噪聲較低，或噪聲對(duì)各通道的影響不相關(guān)，則偽差分處理可能無法優(yōu)化信號(hào)，甚至可能引入額外誤差。因此，在PCB布局與電路設(shè)計(jì)時(shí)，必須確保4路信號(hào)的處理路徑嚴(yán)格對(duì)稱。建議做到：信號(hào)走線等長、等寬、等間距，且對(duì)應(yīng)的運(yùn)放電路與RC濾波器的元器件參數(shù)及布局保持高度一致。

PCB整體布局心得

PCB布局是系統(tǒng)設(shè)計(jì)的基石，直接決定了電路板的性能與可靠性。必須采用良好的布局規(guī)范，以確保電路板的正常功能和可靠性，不合理的布局會(huì)引入串?dāng)_、地噪聲及信號(hào)完整性等問題。這一點(diǎn)在高精度ADC采樣系統(tǒng)中尤為關(guān)鍵，微弱的布局缺陷足以淹沒微小的有用信號(hào)，甚至有可能會(huì)帶來意想不到的災(zāi)難。因此，嚴(yán)謹(jǐn)?shù)牟季忠?guī)范是實(shí)現(xiàn)模擬電路性能的關(guān)鍵。

板層設(shè)計(jì)

電路板的層數(shù)與層疊結(jié)構(gòu)設(shè)計(jì)，首要考量因素是布線的連通性需求與制造成本之間的平衡。對(duì)于HPM系列高性能MCU，為實(shí)現(xiàn)其最佳性能，推薦采用4層或以上的電路板設(shè)計(jì)。此舉旨在為系統(tǒng)提供一個(gè)完整的接地平面并進(jìn)行有效的電源分割，這是保障信號(hào)完整性與電源質(zhì)量的關(guān)鍵。

下圖展示了推薦的4層和6層板層結(jié)構(gòu)：

布局與走線

維護(hù)信號(hào)純凈度與完整性的另一個(gè)關(guān)鍵措施在于合理的PCB分區(qū)布局。依據(jù)下圖所示的方案，推薦您將數(shù)字、模擬與大電流這三類信號(hào)路徑進(jìn)行物理隔離，以最大限度地抑制相互間的干擾。

布線時(shí)，必須將大電流路徑（尤其是高di/dt回路）的環(huán)路面積控制在最小，這是抑制電磁干擾（EMI）的核心原則。以降壓型DCDC電路為例，其開關(guān)回路是典型的高di/dt噪聲源，在布局中必須遠(yuǎn)離模擬區(qū)域。若其靠近模擬電路，所產(chǎn)生的噪聲將對(duì)該區(qū)域信號(hào)產(chǎn)生災(zāi)難性影響。
提到DCDC我們不得不先回顧一下DCDC產(chǎn)生噪聲的源頭，以此來優(yōu)化設(shè)計(jì)，減少EMI。
以非隔離同步降壓型DCDC為例，其工作狀態(tài)分為兩種：
1.上管開通，下管關(guān)閉

上管Q1開通，下管Q2關(guān)閉時(shí)由于電感電流連續(xù)，電流路徑為虛線所示路徑流過，即，電感電流經(jīng)過負(fù)載和輸出電容后到GND，再經(jīng)過CIN和Q1后到SW節(jié)點(diǎn)。CIN以及Q1電流突變，同時(shí)SW節(jié)點(diǎn)電壓為VIN。

2.上管開通，下管關(guān)閉

上管Q1關(guān)閉，下管Q2開通時(shí)，電流路徑為虛線所示，電感電流下降，電流經(jīng)過負(fù)載，到GND，再經(jīng)過Q2到SW節(jié)點(diǎn)，SW節(jié)點(diǎn)電壓為0V。

因此，電壓和電流波形如下所示：

具體而言，電路中的輸入電流與下管電流會(huì)發(fā)生急劇變化，產(chǎn)生很高的di/dt。di/dt噪聲通過磁場(chǎng)耦合和地彈噪聲干擾附近的模擬采樣電路，會(huì)造成采樣信號(hào)中出現(xiàn)與開關(guān)頻率同步的周期性噪聲。

同時(shí)，開關(guān)節(jié)點(diǎn)的電壓不連續(xù)的快速的電壓，產(chǎn)生dv/dt噪聲。dv/dt噪聲變化會(huì)通過容性耦合或共模噪聲影響模擬電路。

因此在設(shè)計(jì)DCDC時(shí)除了遠(yuǎn)離模擬回路，還需要優(yōu)化DCDC的布局與走線，以減少DCDC對(duì)模擬電路的干擾，常見的DCDC優(yōu)化方式如下：

1.減小di/dt回路面積
核心優(yōu)化在于最大限度減小圖中陰影區(qū)（由CIN、DCDC_IN、DCDC_GND構(gòu)成的環(huán)路）的面積。實(shí)踐證明，該面積越小，EMI性能越好。即使將CIN向DCDC_IN和DCDC_GND靠近僅1mm，其改善效果也截然不同。同時(shí)，此三者應(yīng)通過大面積鋪銅連接，以進(jìn)一步降低路徑上的寄生電感。器件選型上，CIN電容應(yīng)選擇低ESR的MLCC電容，可以并聯(lián)多個(gè)電容來進(jìn)一步降低整體ESR，確保高頻去耦效果。

另外，當(dāng)下管開啟時(shí)，電感電流經(jīng)由下管、地路徑形成續(xù)流回路。此續(xù)流回路與上管開通時(shí)的功率環(huán)路一樣，承載著高的脈沖電流。因此，在PCB布局時(shí)，必須將電感、輸出電容（COUT）及下管接地端所構(gòu)成的續(xù)流環(huán)路面積最小化，同時(shí)輸出電容選擇低ESR的MLCC電容和并聯(lián)多個(gè)電容。這與優(yōu)化上管環(huán)路具有同等重要性，是抑制電磁干擾（EMI）不可或缺的一環(huán)。

2.降低dv/dt干擾

常見的降低dv/dt干擾的做法是減小SW管腳到電感的距離，保證電流的同時(shí)保持盡量小的面積，從而從根本上減弱其作為“電場(chǎng)天線”的輻射效率。對(duì)于集成上下管的控制器，可在自舉電容（BST）的充電路徑中串聯(lián)一個(gè)限流電阻（Rbst）。此電阻會(huì)減小對(duì)上管MOSFET柵極電容的充電電流，從而減緩其開啟速度，平滑SW節(jié)點(diǎn)的電壓上升沿，有效降低由上管開通產(chǎn)生的dv/dt噪聲與EMI。Rbst的取值需在數(shù)據(jù)手冊(cè)允許的范圍內(nèi)謹(jǐn)慎選擇。阻值過大會(huì)導(dǎo)致上管驅(qū)動(dòng)不足，增加開關(guān)損耗，甚至引起欠壓鎖定（UVLO）或工作異常。

關(guān)于地平面設(shè)計(jì)的一些心得

在具備多層結(jié)構(gòu)的PCB中，必須設(shè)置完整的地平面。該平面不僅為所有接地信號(hào)提供低阻抗通路，更能有效抑制地噪聲。所有信號(hào)電流均需通過地平面返回，構(gòu)成完整回路。對(duì)于多個(gè)接地層，應(yīng)使用過孔陣列進(jìn)行縫合，以構(gòu)筑連續(xù)且極低阻抗的參考平面，確?；亓髀窂阶杩棺钚。聢D為筆者某板卡的地平面設(shè)計(jì)。

有效接地平面的核心在于保持其完整性與低阻抗互聯(lián)。PCB上的過孔和走線會(huì)切割地平面，導(dǎo)致其產(chǎn)生孤島與瓶頸。如下圖左側(cè)所示，電流必須繞過過孔阻隔區(qū)域，圖右側(cè)電流的回流路徑更小(一般建議s/d > 1/3)。

下圖中，填充區(qū)域的左上與左下部分僅由一條狹窄銅皮相連。這些均屬于典型的缺陷布局，必須規(guī)避。優(yōu)化的核心原則是：重新規(guī)劃布線，避免地平面出現(xiàn)細(xì)頸連接或被嚴(yán)重分割，確保其為一個(gè)完整的低阻抗參考平面。

在部署接地平面時(shí)，必須確保該層具備完整且低阻抗的電氣連接。對(duì)于平面缺失或連接細(xì)弱的區(qū)域，應(yīng)通過布局優(yōu)化予以加強(qiáng)，以最大化接地平面的有效覆蓋面積。 為實(shí)現(xiàn)這一目標(biāo)，通?？刹扇∫韵麓胧?1. 精簡過孔與走線：合理減少過孔數(shù)量，并將相關(guān)走線集中布設(shè)，以最大限度減少對(duì)地平面的切割。 2. 優(yōu)化引腳分配：在布局初期，應(yīng)審慎規(guī)劃引腳復(fù)用（Pinmux）配置。通過調(diào)整原理圖與器件引腳映射，可將關(guān)鍵信號(hào)路徑布置在更優(yōu)位置，從而有效縮短走線、減少過孔，并為地平面留出完整空間。

模擬地和數(shù)字地要不要分割 —— 視情況而定

模擬地與數(shù)字地（及其對(duì)應(yīng)電源）的分離是提升系統(tǒng)信噪比的關(guān)鍵設(shè)計(jì)實(shí)踐。然而，不正確的分割策略反而可能引入更嚴(yán)重的噪聲與信號(hào)完整性問題。因此，實(shí)施此項(xiàng)技術(shù)須遵循以下核心原則：

1. 分離的核心目的與條件
   分離旨在確保高噪聲的數(shù)字信號(hào)電流不會(huì)流入敏感的模擬地區(qū)域。為此，所有信號(hào)應(yīng)避免跨越分割邊界；唯一允許跨越的是靜態(tài)或極低頻率的信號(hào)。
2. 單點(diǎn)連接的正確方法
   模擬地與數(shù)字地必須在且僅在一個(gè)點(diǎn)上進(jìn)行連接，此單點(diǎn)應(yīng)選在MCU ADC接地參考點(diǎn)附近，同時(shí)為實(shí)現(xiàn)最佳性能，該連接點(diǎn)的布局需遵循以下原則
   參考源共地：為ADC提供基準(zhǔn)電壓的參考源（VREF）的接地端，直接連接至此接地點(diǎn)附近
   電源去耦：模擬電源（AVDD）和基準(zhǔn)電源（VREF）的輸入和輸出去耦電容，其接地端也應(yīng)直接連接至接地點(diǎn)附近。
   連接方式可選擇： ? 零歐姆電阻或跳線：提供了一種簡單、可預(yù)測(cè)的低阻抗連接。? 鐵氧體磁珠：其優(yōu)勢(shì)在于低直流電阻與可忽略的電容，但需通過仿真確認(rèn)其在噪聲頻點(diǎn)的阻抗特性，并驗(yàn)證其不會(huì)在操作電流下飽和。 ? 直接窄橋連接：在統(tǒng)一地平面上通過銅箔創(chuàng)建一個(gè)受控的連接點(diǎn)。
3. 務(wù)實(shí)的fallback方案
   如果設(shè)計(jì)約束導(dǎo)致無法實(shí)現(xiàn)理想、完整的隔離，則應(yīng)放棄分割，轉(zhuǎn)而采用一個(gè)統(tǒng)一、完整的接地平面。一個(gè)完整且未被嚴(yán)重割裂的地平面，遠(yuǎn)勝于一個(gè)布局不當(dāng)?shù)姆指畹仄矫妗２捎猛暾仄矫鏁r(shí)也應(yīng)注意高頻數(shù)字信號(hào)回流路徑不能經(jīng)過模擬區(qū)，在工程實(shí)踐中通常推薦采用一種“先分割，后合并”的接地設(shè)計(jì)方法：
   1.布局時(shí)分割：在PCB布局初期，將數(shù)字地與模擬地在邏輯上進(jìn)行劃分，并分別鋪銅。
   2.嚴(yán)格分區(qū)布線：確保所有數(shù)字信號(hào)走線僅在數(shù)字地區(qū)域內(nèi)并參考數(shù)字地平面；所有模擬信號(hào)走線僅在模擬地區(qū)域內(nèi)并參考模擬地平面。
   3.后期合并：在所有信號(hào)走線完成后，移除數(shù)字地與模擬地之間的物理分割屏障，形成一個(gè)完整、統(tǒng)一的地平面。
   此方法的優(yōu)勢(shì)在于：它通過在布局階段強(qiáng)制實(shí)施電流隔離，避免了數(shù)字噪聲對(duì)敏感模擬電路的干擾；而最終合并為一個(gè)完整平面，則保證了所有返回電流都能找到一個(gè)低阻抗路徑，并最小化最終產(chǎn)品的環(huán)路面積。

歸根結(jié)底 —— 電流回流路徑

關(guān)于電流回流路徑的探討可以參考這篇文章，本文部分內(nèi)容也是借鑒了這篇文章中的觀點(diǎn)。

https://site.ieee.org/phoenix-emcs/files/2015/06/PCB-Design-link.pdf
該文章通過基礎(chǔ)理論出發(fā)，通過生動(dòng)形象的例子，加上直觀的圖示，闡述了參考平面，阻抗，電流路徑等概念，并給出了實(shí)用的設(shè)計(jì)建議。
本文旨在借鑒前人研究成果，并結(jié)合筆者的理解，對(duì)核心內(nèi)容進(jìn)行梳理與探討。鑒于作者水平有限，文中如有疏漏之處，懇請(qǐng)各位專家、讀者不吝指正，并歡迎深入交流。
首先引出觀點(diǎn)--電流路徑是設(shè)計(jì)的重中之重！??！一個(gè)優(yōu)良的設(shè)計(jì)，必然是能夠?qū)崿F(xiàn)最小回流路徑的設(shè)計(jì)。前文提出的完整地平面以及禁止跨區(qū)走線都是基于該原則。
對(duì)于低頻信號(hào)，電流總是按照最小電阻路徑返回，如下圖所示。

而對(duì)于高頻信號(hào)，電流總是按照最小電感路徑返回，如下圖所示

更近一步分析，當(dāng)驅(qū)動(dòng)端與負(fù)載端之間的信號(hào)電平發(fā)生跳變時(shí)，會(huì)產(chǎn)生一個(gè)瞬態(tài)電流，該電流需要從電源汲取或向地線泄放。盡管數(shù)字器件的引腳輸入電阻極高，可視為開路（即圖中 i=0），但回路電流并未中斷。事實(shí)上，電流是通過芯片內(nèi)部及電源/地平面構(gòu)成的分布式電容和電感，以位移電流（即容性耦合）的方式完成回路的。下文將以集電極輸出電路為例進(jìn)行具體分析，分為四種情況：

1.信號(hào)線從低電平變?yōu)楦唠娖剑盘?hào)走線與電源平面緊鄰
在信號(hào)跳變期間，驅(qū)動(dòng)端對(duì)由信號(hào)走線、電源平面及終端負(fù)載構(gòu)成的傳輸線進(jìn)行充電，形成電流環(huán)路：

• 正向路徑：電流從驅(qū)動(dòng)器的電源引腳流入，經(jīng)內(nèi)部電路后從輸出端流出，通過信號(hào)線到達(dá)負(fù)載。
• 返回路徑：與之對(duì)應(yīng)的高頻瞬態(tài)電流，則在信號(hào)線下方的電源平面（作為參考平面）上回流，最終從驅(qū)動(dòng)器的電源引腳流回器件內(nèi)部，從而形成一個(gè)完整的閉環(huán)。

2.信號(hào)線從低電平變?yōu)楦唠娖?，信?hào)走線與地平面緊鄰
驅(qū)動(dòng)器對(duì)傳輸線進(jìn)行充電時(shí)，電流從電源引腳流入，經(jīng)輸出端流向負(fù)載。其高頻返回電流在信號(hào)線下方的地平面回流至驅(qū)動(dòng)器下方后，通過電源與地平面間的耦合電容（或去耦電容）從地平面轉(zhuǎn)移至電源平面，最終才能從電源引腳流回驅(qū)動(dòng)器，從而構(gòu)成完整的高頻電流環(huán)路。

3.信號(hào)線從高電平變?yōu)榈碗娖剑盘?hào)走線與電源平面緊鄰
負(fù)載通過信號(hào)走線與電源平面及驅(qū)動(dòng)器輸出端構(gòu)成的傳輸線進(jìn)行放電。電流從驅(qū)動(dòng)器的輸出引腳流入器件，經(jīng)其接地引腳流出，進(jìn)入地平面；隨后借助驅(qū)動(dòng)器接地引腳附近電源平面與地平面之間的耦合電容，跨接至電源平面，最終返回負(fù)載端。在此過程中，高頻瞬態(tài)返回電流沿信號(hào)走線下方的電源平面回流至負(fù)載，從而形成完整的電流環(huán)路。

4.信號(hào)線從高電平變?yōu)榈碗娖?，信?hào)走線與地平面緊鄰
負(fù)載對(duì)信號(hào)走線和電源平面及驅(qū)動(dòng)器輸出端構(gòu)成的傳輸線進(jìn)行放電，電流從驅(qū)動(dòng)器的輸出管腳進(jìn)入器件，從驅(qū)動(dòng)器的地管腳流出，進(jìn)入地平面，返回負(fù)載端；高頻瞬態(tài)返回電流在信號(hào)走線下方的地平面上回流到負(fù)載端，構(gòu)成電流環(huán)路。

我們知道信號(hào)電流與其回流路徑構(gòu)成的環(huán)路，其面積直接決定了環(huán)路的等效天線效率。面積越大，信號(hào)對(duì)外輻射的電磁干擾（EMI）就越強(qiáng)；同時(shí)，該環(huán)路也更容易耦合外部噪聲，從而影響敏感信號(hào)的完整性。因此，嚴(yán)格控制環(huán)路面積是電磁兼容性與信號(hào)完整性設(shè)計(jì)的核心。

如何實(shí)現(xiàn)最小電流回路面積

一個(gè)完整的地平面與信號(hào)線緊密相鄰，構(gòu)成了一個(gè)微帶線或帶狀線結(jié)構(gòu)。這個(gè)結(jié)構(gòu)使得返回電流可以緊貼在信號(hào)線的正下方流動(dòng)，從而將電流回路的面積減到最小。正因如此，在布線時(shí)，尤其是高頻信號(hào)線，必須盡可能使其緊貼參考平面?；谏鲜鲈?，我們來看一個(gè)具體的設(shè)計(jì)實(shí)例。下圖對(duì)比了兩種走線方式：第一種（不推薦）的信號(hào)線遠(yuǎn)離參考平面，導(dǎo)致回流路徑增大；第二種（推薦）則嚴(yán)格遵循緊貼參考平面的原則，確保了回流路徑最小化，是優(yōu)選的布線方案。

此外還需要在驅(qū)動(dòng)器的輸出管腳、地管腳附近，應(yīng)當(dāng)布放電源平面和地平面的耦合電容，為返回電流提供返回通路，否則，返回電流將尋找最近的電源平面和地平面的耦合途徑進(jìn)行回流（使得回流途徑難以預(yù)知和控制，從而對(duì)其他走線造成串?dāng)_）。

然而在工程實(shí)踐中走線往往不會(huì)這么理想，可能會(huì)涉及到穿越板層的情況，當(dāng)通過過孔穿越板層時(shí)參考平面會(huì)發(fā)生變化，情況會(huì)變得更加復(fù)雜，我們來看幾個(gè)例子。

上圖中信號(hào)從頂層通過過孔走到底層，其參考平面發(fā)生了變化，參考平面從第二層轉(zhuǎn)到第五層，造成更大的回路路徑，因此該方式不推薦。

上圖中信號(hào)從頂層通過過孔走到第四層信號(hào)層，其參考平面也發(fā)生了變化，參考平面從第二層轉(zhuǎn)到第五層，造成更大的回路路徑，因此該方式不推薦。

上圖中信號(hào)從頂層通過過孔到第三層，參考平面沒有發(fā)生變化，這使得回流路徑得以最小化，因此是推薦的優(yōu)選方案。
當(dāng)走線必須換層且導(dǎo)致參考平面發(fā)生變化時(shí)，分為兩種情況
情況一：參考平面為同源平面（如地平面）
當(dāng)信號(hào)在兩個(gè)同屬性的地平面之間換層時(shí)，推薦的處理方式是在信號(hào)過孔附近放置一個(gè)或多個(gè)地過孔（即縫合過孔）。這些過孔為返回電流提供了直接、低阻抗的路徑，使其能夠緊隨信號(hào)換層，從而構(gòu)成最小回流環(huán)路，如圖所示：

情況二：參考平面為不同源平面（如GND與PWR）
推薦的處理方式是在信號(hào)過孔附近放置一個(gè)縫合電容（通常為0.1uF或0.01uF），該電容在高速信號(hào)頻段提供低阻抗通路，從而為返回電流構(gòu)建一個(gè)完整的回流路徑，使其能高效地返回到原始參考平面，如下圖所示：

3. 軟件配置與采樣策略 —— 挖掘芯片潛能

通常而言，遵循既定的硬件設(shè)計(jì)規(guī)范能解決大部分問題。然而，有時(shí)候可能會(huì)受限于實(shí)際約束，導(dǎo)致設(shè)計(jì)無法完全達(dá)標(biāo)，且后續(xù)測(cè)試結(jié)果未達(dá)預(yù)期時(shí)，若重新制板不是首選方案時(shí)，筆者建議可轉(zhuǎn)向軟件層面進(jìn)行優(yōu)化，以低成本方式實(shí)現(xiàn)ADC采樣精度提升。

過采樣

大多數(shù)MCU內(nèi)置的ADC都自帶硬件過采功能，您在使用中可能有意或者無意的使用了該功能，結(jié)果往往比不過采精度更好，這本質(zhì)上是憑借降低有效采樣速率來換取更高的分辨率。對(duì)于白噪聲的信號(hào)進(jìn)行過采，理論上每將采樣次數(shù)提升至4^n倍，即可將分辨率提高約n位。

遺憾的是，HPM6P00系列MCU并未集成硬件過采樣功能。因此，如需實(shí)現(xiàn)此功能，必須通過軟件方式完成。具體方案是：首先在軟件中配置ADC對(duì)同一通道進(jìn)行n次采樣，隨后在程序中對(duì)這n個(gè)采樣結(jié)果執(zhí)行求平均或更復(fù)雜的數(shù)字濾波算法。得益于HPM6P00系列充裕的算力資源，即使采用軟件過采樣，其帶來的性能開銷也通常在可接受范圍內(nèi)。因此，在硬件過采樣功能缺失的情況下，這無疑是一個(gè)值得推薦的可行替代方案。

HPM6P00的ADC在16位模式下采樣率為2MSPS，配置成12位，采樣率為4MSPS。因此，16位模式在2次過采情況下可以實(shí)現(xiàn)1MSPS等效采樣率，12位模式在4次過采情況下可以實(shí)現(xiàn)1MSPS等效采樣率。

筆者曾在一個(gè)板卡上進(jìn)行ADC電流采樣測(cè)試，發(fā)現(xiàn)ADC采樣精度未達(dá)預(yù)期，根本原因在于硬件設(shè)計(jì)的規(guī)范性不足，未能滿足高精度采樣的相關(guān)設(shè)計(jì)準(zhǔn)則?？紤]到改板帶來的時(shí)間和經(jīng)濟(jì)成本，筆者建議其通過軟件過采方式提高采樣精度，為了驗(yàn)證其效果，我們?cè)O(shè)計(jì)了對(duì)比測(cè)試：在12位模式下對(duì)比4次過采樣與無過采樣，在16位模式下對(duì)比2次過采樣與無過采樣。每次測(cè)試連續(xù)采集30000個(gè)樣本，并統(tǒng)計(jì)30000個(gè)樣本中最大值與最小值之差，即碼值峰峰值。每種工況均進(jìn)行5次獨(dú)立實(shí)驗(yàn)，結(jié)果如下：

本次測(cè)試數(shù)據(jù)表明，12位分辨率配合4次過采樣的效果，優(yōu)于16位分辨率配合2次過采樣。其根本原因在于，過采樣次數(shù)的增加對(duì)精度的提升效益，在此場(chǎng)景下超過了基礎(chǔ)分辨率的優(yōu)勢(shì)。因此，若您的系統(tǒng)也面臨精度瓶頸，提升過采樣次數(shù)是一個(gè)值得優(yōu)先嘗試的低成本優(yōu)化方案。

其他軟件建議

• 通常不建議在ADC輸入相同的bank放置高頻數(shù)字IO信號(hào)，主要原因在于：高頻信號(hào)產(chǎn)生的快速變化的電流會(huì)通過電源和地平面引入開關(guān)噪聲，這種噪聲會(huì)耦合到ADC的輸入中，從而降低ADC的采樣精度與信噪比。若電路設(shè)計(jì)上無法避免將高頻數(shù)字IO與ADC輸入置于同一Bank，則必須在軟件層面進(jìn)行干預(yù)，核心思路是使ADC采樣時(shí)刻主動(dòng)避開數(shù)字信號(hào)的翻轉(zhuǎn)時(shí)段。建議利用MCU內(nèi)部的硬件事件觸發(fā)ADC采樣，實(shí)現(xiàn)精確同步。例如，可以配置ADC在USB的SOF（幀開始）包起始時(shí)刻進(jìn)行采樣，此時(shí)USB數(shù)據(jù)線處于空閑狀態(tài)，從而有效規(guī)避其數(shù)據(jù)傳輸對(duì)鄰近ADC通道造成的開關(guān)噪聲。

• HPM6P00的基準(zhǔn)時(shí)鐘由外部24MHz晶振提供，若PCB布局或電源去耦設(shè)計(jì)不當(dāng)，可能導(dǎo)致該24MHz時(shí)鐘信號(hào)通過容性耦合或電源路徑串?dāng)_到模擬電路中，其表現(xiàn)為24MHz的同步噪聲，解決辦法是ADC采樣周期設(shè)為n/24MHz，其中n為整數(shù)，例如16KHz，20KHz，24KHz等，建議使用GPTMR或PWM模塊的輸出信號(hào)作為ADC的硬件觸發(fā)源，周期性觸發(fā)ADC采樣。在配置定時(shí)器時(shí)，其重載值應(yīng)設(shè)置為目標(biāo)采樣頻率所對(duì)應(yīng)的周期計(jì)數(shù)值。需注意，實(shí)際寫入的重載值應(yīng)為計(jì)算值減1（即 Reload_Value = (Timer_Clock / Target_Frequency) - 1）。

4. ADC精度概念的介紹

在衡量ADC的實(shí)際精度時(shí)，有效位數(shù)（ENOB）是一個(gè)核心指標(biāo)，其數(shù)值通?？稍谄骷謨?cè)中直接查得。然而，ENOB的得出并非直接測(cè)量，而是基于對(duì)信號(hào)質(zhì)量的理論計(jì)算，其背后綜合反映了包括噪聲、失真在內(nèi)的整個(gè)信號(hào)鏈路的非理想特性。
然而在實(shí)踐中，一個(gè)常見的認(rèn)知誤區(qū)是把有效位數(shù)和無噪聲分辨率概念混淆，導(dǎo)致理解上出現(xiàn)偏差。要準(zhǔn)確理解二者的核心差異，我們需要深入探討它們的來源與測(cè)算方式。接下來將對(duì)此進(jìn)行詳細(xì)分析。

• 量化噪聲

量化噪聲就是ADC量化過程引入的誤差。該誤差的大小是ADC分辨率的函數(shù)，ADC轉(zhuǎn)換器的理想量化誤差為? LSB。量化誤差信號(hào)是實(shí)際施加電壓與ADC輸出之間的差值，量化噪聲的均方根值為

根據(jù)標(biāo)準(zhǔn)，衡量ADC性能指標(biāo)是通過測(cè)量一個(gè)加offset AC信號(hào)的SNR和THD，計(jì)算SINAD值，通過SINAD值計(jì)算ENOB:

這個(gè)ENOB就是芯片手冊(cè)上標(biāo)注的ENOB。

然而，在工程實(shí)踐中往往采用給ADC注入一個(gè)DC的信號(hào)，通過ADC采樣該DC信號(hào)，根據(jù)ADC采樣碼值的跳動(dòng)來評(píng)估ADC精度，該方式比較直觀易懂，方便實(shí)現(xiàn)，但是測(cè)出的來的ADC采樣碼值跳動(dòng)跟實(shí)際ADC的ENOB往往有差距。這就涉及到另外一個(gè)概念：無噪聲精度（Noise Free Resolution）。

測(cè)DC信號(hào)時(shí)Noise Free Resolution為

即，等效的精度為peaktopeak算出的無噪聲精度再加上2.7位。

DC模式下測(cè)得到的Noise Free Resolution和ENOB是什么關(guān)系，我們大致可以推算一下：

假設(shè)忽略量化噪聲和諧波失真

也就是說可以得到如下等式：

以上為假設(shè)在白噪聲下的粗略估算，大致解釋了為何根據(jù)20LSB的峰峰值噪聲會(huì)算出11位多的無噪聲分辨率，而手冊(cè)仍標(biāo)注12位及以上。這并非矛盾，而是源于“無噪聲分辨率”與“有效位數(shù)”的衡量維度和測(cè)試方式不同，理解這一區(qū)別，就能避免因概念混淆而產(chǎn)生的誤解。

5. 總結(jié)

以上是筆者在HPM6P00系列MCU上實(shí)現(xiàn)高精度ADC采樣的一些設(shè)計(jì)心得與總結(jié)，希望能為各位開發(fā)者的項(xiàng)目帶來啟發(fā)。當(dāng)然，個(gè)人見解難免存在局限性，如有高見或發(fā)現(xiàn)錯(cuò)漏，非常歡迎在評(píng)論區(qū)或聯(lián)系作者共同探討。文中個(gè)別圖片來源于網(wǎng)絡(luò)，如有侵權(quán)，請(qǐng)聯(lián)系刪除。下一篇請(qǐng)繼續(xù)關(guān)注HPM6P00系列MCU ADC高精度采樣實(shí)踐案例。