解析AD5683R/AD5682R/AD5681R/AD5683：高性能nanoDAC+家族的魅力

在電子設(shè)計領(lǐng)域，數(shù)模轉(zhuǎn)換器（DAC）是連接數(shù)字世界和模擬世界的關(guān)鍵橋梁。今天，我們將深入探討Analog Devices推出的AD5683R/AD5682R/AD5681R/AD5683系列，這是nanoDAC+家族的成員，以其卓越的性能和小巧的封裝，在眾多應(yīng)用場景中展現(xiàn)出獨特的優(yōu)勢。

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產(chǎn)品概述

AD5683R/AD5682R/AD5681R/AD5683是低功耗、單通道、16/14/12位緩沖電壓輸出DAC。除AD5683外，其他型號默認(rèn)啟用內(nèi)部2.5V參考電壓，漂移僅為2 ppm/°C。輸出范圍可編程為0V至VREF或0V至2×VREF，所有器件均采用2.7V至5.5V單電源供電，設(shè)計上保證單調(diào)輸出。它們提供2.00 mm × 2.00 mm、8引腳LFCSP或10引腳MSOP兩種封裝選擇，適用于對空間要求苛刻的應(yīng)用。

產(chǎn)品特性

高精度與低漂移

• 高相對精度（INL）：AD5683R/AD5683在16位時最大INL為±2 LSB，確保了輸出的準(zhǔn)確性。
• 低漂移參考電壓：內(nèi)部2.5V參考電壓的典型溫度系數(shù)為2 ppm/°C，最大為5 ppm/°C，有效減少了溫度變化對輸出的影響。

靈活的輸出配置

• 可選輸出范圍：用戶可以根據(jù)需求選擇2.5V或5V的輸出跨度，或者VREF或2×VREF，增強了產(chǎn)品的適應(yīng)性。

小封裝與高性能

• 超小封裝：2 mm × 2 mm、8引腳LFCSP封裝，節(jié)省了電路板空間。
• 高驅(qū)動能力：能夠提供20 mA的驅(qū)動電流，滿足多種負(fù)載需求。

低功耗與寬溫度范圍

• 低功耗設(shè)計：在3.3V供電時功耗僅為1.2 mW，延長了電池供電設(shè)備的續(xù)航時間。
• 寬工作溫度范圍：從?40°C到+105°C，適用于各種惡劣環(huán)境。

強大的保護(hù)功能

• ESD保護(hù)：具備4 kV HBM ESD保護(hù)，提高了產(chǎn)品的可靠性。

應(yīng)用領(lǐng)域

這些特性使得AD5683R/AD5682R/AD5681R/AD5683在多個領(lǐng)域得到廣泛應(yīng)用，如過程控制、數(shù)據(jù)采集系統(tǒng)、數(shù)字增益和偏移調(diào)整以及可編程電壓源等。在這些應(yīng)用中，高精度、低漂移和小封裝的優(yōu)勢能夠顯著提升系統(tǒng)的性能和可靠性。

工作原理

數(shù)模轉(zhuǎn)換

AD5683R/AD5682R/AD5681R分別為16位、14位和12位串行輸入、電壓輸出DAC，通過3線串行接口以24位字格式寫入數(shù)據(jù)。內(nèi)部的上電復(fù)位電路確保DAC輸出在上電時為零刻度，軟件掉電模式可將典型電流消耗降低至最大2 μA。

傳輸函數(shù)

輸入編碼為直二進(jìn)制，理想輸出電壓由以下公式計算：

• AD5683R：(V{OUT }(D)= Gain × V{R E F} timesleft[frac{D}{65,536}right])
• AD5682R：(V{OUT }(D)= Gain × V{R E F} timesleft[frac{D}{16,384}right])
• AD5681R：(V{OUT }(D)= Gain × V{R E F} timesleft[frac{D}{4096}right])

其中，D是加載到DAC寄存器的二進(jìn)制代碼的十進(jìn)制等效值，Gain是輸出放大器的增益，默認(rèn)設(shè)置為×1，也可通過寫控制寄存器中的增益位設(shè)置為×2。

DAC架構(gòu)

采用分段串DAC架構(gòu)，內(nèi)部輸出緩沖器確保輸出的穩(wěn)定性。內(nèi)部參考電壓默認(rèn)開啟，可通過寫控制寄存器禁用；也可使用外部參考電壓，只需將VREF引腳配置為輸入，并在連接外部參考之前禁用內(nèi)部參考。輸出緩沖器為輸入/輸出軌到軌設(shè)計，增益位可設(shè)置分段串DAC增益為×1或×2，能夠驅(qū)動10 nF電容與2 kΩ電阻并聯(lián)的負(fù)載。

串行接口

接口類型

該系列使用3線串行接口，兼容SPI模式1和模式2，以及完全同步接口如SPORT。通過拉低SYNC引腳，內(nèi)部輸入移位寄存器被啟用，數(shù)據(jù)在SCLK的下降沿采樣到輸入移位寄存器中。SYNC引腳必須保持低電平，直到24位數(shù)據(jù)字從SDI引腳加載完成。

短寫操作（僅AD5681R）

AD5681R的SPI串行接口允許在需要時使用較少的時鐘傳輸數(shù)據(jù)。如果在16到24個時鐘邊緣之間將SYNC拉高，則被解釋為有效寫入，僅解碼前16位；如果在16個下降時鐘邊緣之前將SYNC拉高，則串行寫入被忽略。

SDO引腳

AD5683R的SDO引腳有兩個用途：讀取DAC寄存器的內(nèi)容和實現(xiàn)菊花鏈模式。該引腳包含推挽輸出，內(nèi)部有弱下拉電阻，數(shù)據(jù)在SCLK的上升沿從SDO輸出。

菊花鏈連接

菊花鏈連接可減少控制IC所需的引腳數(shù)量。將一個封裝的SDO引腳連接到下一個封裝的SDI引腳，由于后續(xù)設(shè)備之間線路的傳播延遲，可能需要增加時鐘周期。默認(rèn)情況下，SDO引腳禁用，要啟用菊花鏈操作，需在寫控制寄存器中設(shè)置DCEN位。

內(nèi)部寄存器

輸入移位寄存器

寬度為24位，串行數(shù)據(jù)按MSB優(yōu)先（DB23）加載，前四位為命令位C3到C0，后面是數(shù)據(jù)位。命令在SYNC的上升沿解碼。

輸入寄存器

作為預(yù)加載新數(shù)據(jù)的緩沖區(qū)，不直接控制VOUT引腳的電壓。可通過硬件（LDAC引腳）或軟件（命令2）將其內(nèi)容傳輸?shù)紻AC寄存器。

DAC寄存器

控制VOUT引腳的電壓，可通過命令更新，也可接收輸入寄存器的內(nèi)容。

命令功能

• 寫輸入寄存器：允許為DAC寄存器預(yù)加載新值。
• 更新DAC寄存器：將輸入寄存器的內(nèi)容傳輸?shù)紻AC寄存器，相當(dāng)于軟件LDAC。
• 寫DAC寄存器：更新DAC寄存器，并自動刷新輸入寄存器。
• 寫控制寄存器：設(shè)置掉電和增益功能，啟用/禁用內(nèi)部參考，執(zhí)行軟件復(fù)位。
• 讀回輸入寄存器：通過SDO引腳讀回輸入寄存器的內(nèi)容。

硬件操作

硬件LDAC

AD5683R/AD5682R/AD5681R/AD5683的DAC具有雙緩沖接口，LDAC將數(shù)據(jù)從輸入寄存器傳輸?shù)紻AC寄存器，從而更新輸出。在數(shù)據(jù)時鐘輸入到輸入移位寄存器時，保持LDAC高電平；在SYNC拉高后，將LDAC拉低，輸出DAC在LDAC的下降沿更新。

硬件RESET

RESET是低電平有效信號，將輸入和DAC寄存器設(shè)置為零刻度，控制寄存器設(shè)置為默認(rèn)值。需要將RESET保持低電平75 ns以完成操作。當(dāng)RESET信號返回高電平時，輸出保持零刻度，直到編程新值。在RESET引腳為低電平時，器件忽略任何新命令。

設(shè)計注意事項

電源上電順序

由于數(shù)字引腳和模擬引腳有二極管限制電壓合規(guī)性，應(yīng)先給GND供電，再給(V{DD})、(V{OUT})和(V{LOGIC})施加電壓，理想的上電順序為GND、(V{DD})、(V{LOGIC})、(V{REF})，然后是數(shù)字輸入。

推薦調(diào)節(jié)器

可使用Analog Devices的ADP7118和ADP162分別為模擬和數(shù)字電源生成所需的電壓。

布局指南

• 電源和地布局：將AD5683R/AD5682R/AD5681R/AD5683放置在模擬平面上，每個電源引腳附近應(yīng)并聯(lián)10 μF鉭珠電容和0.1 μF低ESR、低ESI陶瓷電容，以提供高頻低阻抗接地路徑。
• 散熱設(shè)計：對于多設(shè)備的系統(tǒng)，可提供散熱能力以利于功率消散。LFCSP封裝的器件有暴露焊盤，應(yīng)連接到GND，設(shè)計時可通過熱過孔提高散熱性能，增加GND平面可提供自然散熱效果。

總結(jié)

AD5683R/AD5682R/AD5681R/AD5683系列nanoDAC+以其高精度、低漂移、小封裝和靈活的配置，為電子工程師在設(shè)計數(shù)模轉(zhuǎn)換電路時提供了一個優(yōu)秀的選擇。在實際應(yīng)用中，合理利用其特性和遵循設(shè)計注意事項，能夠充分發(fā)揮其性能優(yōu)勢，提升系統(tǒng)的整體性能。你在使用這類DAC時遇到過哪些挑戰(zhàn)呢？歡迎在評論區(qū)分享你的經(jīng)驗。