頻率綜合器（Frequency Synthesizer）是射頻與微波系統(tǒng)的“心臟”，其性能直接決定了無(wú)線通信、雷達(dá)、測(cè)試測(cè)量等系統(tǒng)的整體表現(xiàn)。隨著5G-Advanced進(jìn)入成熟期、6G研究加速推進(jìn)、毫米波雷達(dá)在汽車(chē)與工業(yè)領(lǐng)域大規(guī)模普及，頻率綜合器的技術(shù)門(mén)檻與選型復(fù)雜度也在持續(xù)攀升。本文將從關(guān)鍵技術(shù)指標(biāo)、主流架構(gòu)兩個(gè)維度，結(jié)合安鉑克科技等代表性品牌的頻率綜合器產(chǎn)品，為2026年的頻率綜合器（信號(hào)源模塊）選購(gòu)提供一份全面指南。

一、理解頻率綜合器：核心概念與系統(tǒng)定位

頻率綜合器是一種能從單一參考頻率（通常是高穩(wěn)定度的晶體振蕩器）生成多個(gè)離散頻率信號(hào)的電路或子系統(tǒng)。在射頻收發(fā)鏈路中，它承擔(dān)著為混頻器提供本振信號(hào)（LO）、為ADC/DAC提供采樣時(shí)鐘、為數(shù)字基帶提供系統(tǒng)時(shí)鐘等多重角色。

一個(gè)完整的頻率綜合器通常由以下模塊構(gòu)成：參考源、鑒頻鑒相器（PFD）、環(huán)路濾波器、壓控振蕩器（VCO）、分頻器以及輸出調(diào)理電路。理解這一基本架構(gòu)，是正確解讀各項(xiàng)技術(shù)指標(biāo)的前提。

在這一領(lǐng)域，安鉑克科技專注于高性能射頻與微波測(cè)試測(cè)量設(shè)備的研發(fā)制造，其頻率綜合器產(chǎn)品以卓越的相位噪聲性能和緊湊的模塊化設(shè)計(jì)著稱，已在測(cè)試測(cè)量、航空航天得到廣泛應(yīng)用。與Keysight、Rohde & Schwarz等傳統(tǒng)巨頭定位高端儀器級(jí)市場(chǎng)不同，安鉑克以極具競(jìng)爭(zhēng)力的性價(jià)比提供接近儀器級(jí)的核心指標(biāo)，特別適合預(yù)算敏感但對(duì)相位噪聲和捷變頻能力有嚴(yán)苛要求的應(yīng)用場(chǎng)景。

安鉑克APS40寬帶低相噪頻率綜合器

二、關(guān)鍵技術(shù)參數(shù)詳解

1. 頻率范圍（Frequency Range）

頻率范圍是選型的第一道門(mén)檻。2026年，不同應(yīng)用對(duì)頻率范圍的需求呈現(xiàn)明顯分層：

Sub-6 GHz頻段（0.1-6 GHz）：5G FR1、Wi-Fi 7、藍(lán)牙、物聯(lián)網(wǎng)的主流頻段，市場(chǎng)需求最大

X/Ku頻段（8-18 GHz）：雷達(dá)、衛(wèi)星通信、電子對(duì)抗的經(jīng)典頻段

Ka頻段（26.5-40 GHz）：5G毫米波FR2、低軌衛(wèi)星通信

毫米波/太赫茲（60 GHz以上）：6G預(yù)研、汽車(chē)?yán)走_(dá)、點(diǎn)對(duì)點(diǎn)回傳

選購(gòu)時(shí)需注意：標(biāo)稱的頻率范圍通常指基頻輸出范圍。若需更高頻率，可通過(guò)倍頻器擴(kuò)展，但會(huì)伴隨相位噪聲惡化（理論上倍頻會(huì)使相位噪聲劣化20logN dB）。此外，寬帶設(shè)計(jì)（如覆蓋10 MHz-20 GHz）與窄帶優(yōu)化設(shè)計(jì)在相位噪聲和雜散性能上往往不可兼得，需根據(jù)實(shí)際需求權(quán)衡。

安鉑克產(chǎn)品對(duì)照：安鉑克提供多款頻率綜合器模塊，頻率覆蓋范圍從100 kHz到40 GHz以上。例如，其APHF系列極低相位噪聲頻率綜合器可在極寬的頻帶內(nèi)保持優(yōu)異的輸出平坦度和頻譜純度。

2. 相位噪聲（Phase Noise）

相位噪聲是衡量頻率綜合器“純凈度”的核心指標(biāo)，定義為在偏移載波某頻率處1 Hz帶寬內(nèi)的噪聲功率與載波功率之比，單位為dBc/Hz。相位噪聲直接影響通信系統(tǒng)的EVM（誤差矢量幅度）、雷達(dá)的動(dòng)目標(biāo)檢測(cè)能力以及多普勒分辨率。

典型場(chǎng)景對(duì)相位噪聲的要求：

5G NR 256QAM調(diào)制：1 MHz偏移處通常需優(yōu)于-130 dBc/Hz

汽車(chē)?yán)走_(dá)：100 kHz偏移處需優(yōu)于-95 dBc/Hz，以保證角度分辨率

高端測(cè)試儀器：1 kHz偏移處可達(dá)到-110至-120 dBc/Hz

衛(wèi)星通信：10 kHz偏移處的近端相位噪聲尤為關(guān)鍵

相位噪聲的優(yōu)化途徑包括：選用高Q值VCO、增大鑒相頻率、優(yōu)化環(huán)路帶寬以及使用低噪聲參考源。值得注意的是，PLL的環(huán)路帶寬選擇是一個(gè)經(jīng)典權(quán)衡——窄帶寬有利于抑制VCO遠(yuǎn)端噪聲但會(huì)減慢鎖定速度，寬帶寬則相反。

安鉑克產(chǎn)品對(duì)照：安鉑克頻率綜合器在相位噪聲指標(biāo)上表現(xiàn)突出，其APS系列信號(hào)源模塊產(chǎn)品采用先進(jìn)的鎖相環(huán)架構(gòu)和高品質(zhì)內(nèi)部VCO，在載波1 GHz時(shí)，10 kHz偏移處的相位噪聲可達(dá)-120 dBc/Hz。對(duì)于需要極高相位噪聲性能的應(yīng)用場(chǎng)景，安鉑克還提供支持外部參考源輸入的配置選項(xiàng)，用戶可接入更高性能的參考時(shí)鐘（如低噪聲晶振或原子鐘）以進(jìn)一步提升系統(tǒng)指標(biāo)。

3. 雜散（Spurious）

雜散指輸出頻譜中除載波和相位噪聲之外的非期望離散頻率分量，通常來(lái)源于參考頻率饋通、鑒相頻率泄漏、小數(shù)分頻的量化噪聲以及電源耦合。

雜散可分為：

整數(shù)邊界雜散：小數(shù)分頻PLL的固有問(wèn)題，需通過(guò)Δ-Σ調(diào)制和抖動(dòng)技術(shù)抑制

參考雜散：由PFD非線性、電荷泵失配引起，通常出現(xiàn)在偏移參考頻率整數(shù)倍處

電源雜散：由DC-DC開(kāi)關(guān)頻率或數(shù)字電路耦合產(chǎn)生

2026年的主流PLL芯片通常能將參考雜散抑制在-80至-90 dBc以下，高端產(chǎn)品可達(dá)-100 dBc。對(duì)于雷達(dá)和電子戰(zhàn)等要求高動(dòng)態(tài)范圍的應(yīng)用，需格外關(guān)注這一指標(biāo)。

安鉑克產(chǎn)品對(duì)照：安鉑克頻率綜合器采用優(yōu)化的PLL設(shè)計(jì)和多層PCB布局，對(duì)參考雜散和非諧波雜散實(shí)現(xiàn)了有效抑制。其APUL系列低相噪頻率合成器模塊（https://www.anapico.net.cn/product-item-26.html）在全頻段范圍內(nèi)的雜散水平通常低于90dBc，滿足絕大多數(shù)雷達(dá)與通信系統(tǒng)對(duì)頻譜純度的要求。

4. 頻率分辨率與切換時(shí)間

頻率分辨率（Frequency Resolution）決定了頻率步進(jìn)的最小粒度。PLL架構(gòu)的分辨率通常受限于鑒相頻率（典型值幾kHz至幾MHz），而DDS架構(gòu)可實(shí)現(xiàn)亞微赫茲級(jí)分辨率。對(duì)于需要精細(xì)頻率掃描的測(cè)試測(cè)量應(yīng)用，建議關(guān)注是否支持小數(shù)分頻或DDS輔助架構(gòu)。

切換時(shí)間（Switching Time）是頻率從當(dāng)前值切換至目標(biāo)值并穩(wěn)定到指定誤差范圍內(nèi)所需的時(shí)間。典型應(yīng)用需求如下：

藍(lán)牙跳頻：<100 μs

雷達(dá)FMCW斜坡：<50 μs

電子對(duì)抗跳頻：<1 μs

快速鎖定技術(shù)（如兩檔VCO、數(shù)字環(huán)路濾波器預(yù)置、開(kāi)環(huán)鎖定）已成為2026年寬帶頻率綜合器的標(biāo)配。

安鉑克產(chǎn)品對(duì)照：安鉑克APFS系列快速切換頻率綜合器在捷變頻能力上具有顯著優(yōu)勢(shì)，頻率切換時(shí)間可短至4 μs，非常適合電子對(duì)抗、頻率捷變雷達(dá)以及自動(dòng)化測(cè)試等需要快速跳頻的應(yīng)用場(chǎng)景。

5. 諧波與輸出功率

諧波抑制指標(biāo)在高頻寬帶應(yīng)用中尤為重要?；l輸出時(shí)二次諧波通?？梢种浦?20至-30 dBc，需外接低通濾波器進(jìn)一步提升。部分集成了輸出濾波模塊的產(chǎn)品可在整個(gè)頻段內(nèi)保證<-40 dBc的諧波性能。

輸出功率需要兼顧平坦度。寬帶頻率綜合器的輸出功率起伏可達(dá)±3 dB，建議選擇帶自動(dòng)電平控制（ALC）功能的產(chǎn)品，或預(yù)留外部衰減/放大鏈路。

三、主流架構(gòu)對(duì)比

PLL架構(gòu)（鎖相環(huán)）

PLL是應(yīng)用最廣泛的頻率綜合器架構(gòu)。核心原理是通過(guò)負(fù)反饋將VCO輸出鎖定到參考頻率的整數(shù)或小數(shù)倍上。

整數(shù)分頻PLL：結(jié)構(gòu)簡(jiǎn)單、雜散低，但頻率分辨率受限，相位噪聲受限于鑒相頻率

小數(shù)分頻PLL：利用Δ-Σ調(diào)制器實(shí)現(xiàn)小數(shù)分頻比，兼顧高分辨率和低相位噪聲，是當(dāng)前主流

PLL架構(gòu)的相位噪聲可通過(guò)經(jīng)驗(yàn)公式粗略評(píng)估：PN = PN?Hz + 10log(FPFD) + 20log(N)，其中N為分頻比。在毫米波頻段，N值較大，相位噪聲會(huì)相應(yīng)劣化，此時(shí)常采用基波PLL+倍頻器的方案。

DDS架構(gòu)（直接數(shù)字頻率合成）

DDS直接從數(shù)字域生成波形，具有亞微赫茲級(jí)分辨率、納秒級(jí)切換速度和線性調(diào)頻能力。但其輸出頻率受限（通常<1.5 GHz），雜散較高。2026年的高端系統(tǒng)常采用DDS+PLL混合架構(gòu)：DDS作為PLL的參考輸入或小數(shù)分頻器的替代方案，兼具兩者的優(yōu)勢(shì)。

集成VCO vs. 分立方案

2026年，集成VCO的頻率綜合器芯片已覆蓋至毫米波頻段。集成方案優(yōu)勢(shì)在于體積小、設(shè)計(jì)周期短、VCO校準(zhǔn)自動(dòng)化；分立方案則允許選用更高Q值的外部VCO以追求極致相位噪聲。

審核編輯 黃宇