讀懂了PCIe 6.0的行業(yè)價值，接下來更關(guān)鍵的是：64GT/s的高速信號，如何做到穩(wěn)定傳輸？上篇我們講了“為什么需要PCIe 6.0”，本篇作為系列中篇，聚焦工程實現(xiàn)核心，拆解PAM4信號的“脆弱性”、收發(fā)端設計要點，以及真實場景中的設計難題，讓研發(fā)、測試人員輕松get核心邏輯。

Part 01

PAM4：更快，但也更“嬌氣”

PAM4是PCIe 6.0最核心的技術(shù)突破，也是設計難度提升的核心原因。它把傳統(tǒng)NRZ編碼的兩種電平，擴展為四種高低不同的電平，單個符號可傳輸2bit數(shù)據(jù)，速率直接翻倍，但代價也十分明顯：

信號眼圖變窄

PAM4信號的眼圖從NRZ的1個寬眼，變成3個窄眼，眼高僅為NRZ的1/3，噪聲容限大幅下降，輕微干擾就可能導致信號識別錯誤；

對鏈路要求更高

線路損耗、串擾、阻抗不匹配等問題，在PAM4信號傳輸中會被放大，哪怕是細微的布線缺陷，都可能導致誤碼率飆升；

電平穩(wěn)定性要求嚴苛

PAM4的四種電平必須均勻?qū)ΨQ，電平偏移、幅度不一致，都會直接影響信號解析的準確性。

簡單理解：PCIe 6.0的速度上去了，但信號的“抗干擾能力”下降了，必須靠更精細的設計和嚴格的測試，才能保證信號又快又穩(wěn)。

Part 02

FLIT + FEC：高速不掉線的雙重保障

為了彌補PAM4信號的“脆弱性”，PCIe 6.0引入了FLIT固定包結(jié)構(gòu)與FEC前向糾錯兩大配套機制，形成“高速+穩(wěn)定”的雙重保障：

（一）

FLIT 固定包結(jié)構(gòu)

摒棄傳統(tǒng)可變長度的TLP數(shù)據(jù)包，采用256字節(jié)固定長度的FLIT封裝，讓數(shù)據(jù)傳輸更規(guī)整、鏈路調(diào)度更簡單，有效降低傳輸延遲和解析復雜度。就像統(tǒng)一規(guī)格的集裝箱，裝卸、運輸更高效，不易出現(xiàn)混亂，尤其適合大規(guī)模高速互聯(lián)場景。

（二）

FEC 前向糾錯機制

相當于給每一組數(shù)據(jù)都加上了“自動糾錯碼”，數(shù)據(jù)傳輸過程中，即使因為干擾出現(xiàn)少量誤碼，接收端也能通過糾錯碼實時修正，無需重新傳輸，大幅提升高速傳輸?shù)目煽啃?。這種輕量級糾錯機制，既不會增加過多傳輸冗余，又能將誤碼率控制在極低水平，完美適配PAM4信號的傳輸需求。

這兩者結(jié)合，既實現(xiàn)了帶寬翻倍的核心目標，又守住了產(chǎn)品穩(wěn)定運行的底線，也為后續(xù)的測試工作明確了核心驗證方向。

Part 03

發(fā)送端與接收端設計要點

PCIe 6.0的硬件設計，核心邏輯可以總結(jié)為一句話：發(fā)得干凈、傳得穩(wěn)定、收得準確。發(fā)送端負責輸出高質(zhì)量信號，接收端負責修復受損信號，兩者協(xié)同配合，才能實現(xiàn)64GT/s的穩(wěn)定傳輸。

（一）

發(fā)送端（TX）設計核心要點

發(fā)送端的核心目標是：送出標準、強壯、干凈的PAM4信號，提前抵消鏈路傳輸中的損耗，具體要點如下：

優(yōu)化預加重與去加重機制

針對PAM4多電平特性，精準調(diào)節(jié)信號補償參數(shù)，提前加強高頻信號分量，抵消FR4板材、線路長度帶來的高頻損耗；

保證電平穩(wěn)定性

嚴格控制驅(qū)動線性度，確保四種電平均勻?qū)ΨQ、幅度一致，避免電平偏移、畸變，防止誤碼產(chǎn)生；

支持自動參數(shù)協(xié)商

鏈路訓練階段，可根據(jù)接收端反饋，自動匹配最優(yōu)傳輸參數(shù)，適配不同鏈路長度、板材的連接場景，提升兼容性。

（二）

接收端（RX）設計核心要點

接收端的核心目標是：把經(jīng)過鏈路傳輸后，可能受損、受干擾的微弱信號“救回來”，并準確解析，具體要點如下：

多級均衡架構(gòu)

采用CTLE（連續(xù)時間線性均衡）+DFE（判決反饋均衡）+FFE（前饋均衡）多級聯(lián)合均衡，全方位補償鏈路損耗、抑制碼間干擾和串擾，修復受損信號；

高精度時鐘同步

搭載高精度CDR（時鐘數(shù)據(jù)恢復）模塊，適配PAM4窄眼圖、低信噪比的特性，確保時鐘穩(wěn)定鎖定，避免因時鐘失鎖導致信號解析錯誤；

硬件糾錯加持

內(nèi)置FEC硬件解碼單元，配合鏈路層糾錯機制，進一步修正傳輸中的誤碼，提升抗干擾能力，確保信號接收的準確性。

Part 04

真實場景中的設計挑戰(zhàn)

在實際產(chǎn)品研發(fā)中，設計難度會被現(xiàn)實場景進一步放大，而這些挑戰(zhàn)，最終都需要通過專業(yè)測試來解決：

AI服務器

在AI服務器中，一張主板通常需要搭載8張甚至更多GPU加速卡，PCIe鏈路密度高、長度長，布線空間有限，很容易出現(xiàn)串擾增大、阻抗不匹配、信號衰減嚴重等問題，導致設備運行中出現(xiàn)掉卡、降速、訓練中斷等故障，直接影響客戶業(yè)務；

高速采集與儀器設備

在高速采集與儀器設備中，如雷達信號監(jiān)測、5G/6G射頻測試設備，PCIe 6.0接口需要實現(xiàn)無壓縮實時數(shù)據(jù)傳輸，對信號的抖動、噪聲要求極高，信號質(zhì)量稍有偏差，就會導致測量精度下降，影響產(chǎn)品競爭力；

車載高性能計算平臺

在車載高性能計算平臺中，車輛行駛過程中的溫度變化、震動、電磁干擾，都會影響PCIe 6.0鏈路的穩(wěn)定性，若設計階段未充分驗證，可能導致自動駕駛感知、決策延遲，帶來安全隱患。

這些問題，僅靠經(jīng)驗設計無法完全規(guī)避，必須依靠專業(yè)的測試設備、規(guī)范的測試流程，提前發(fā)現(xiàn)設計缺陷、定位問題根源、優(yōu)化設計方案，才能確保產(chǎn)品穩(wěn)定落地。

中篇結(jié)語

PCIe 6.0的設計，本質(zhì)是在“速度”和“穩(wěn)定”之間找到最佳平衡。更快的速率帶來了更復雜的信號問題，也讓測試從“輔助驗證環(huán)節(jié)”變成“產(chǎn)品量產(chǎn)的核心必經(jīng)環(huán)節(jié)”——設計決定產(chǎn)品的性能上限，而測試決定產(chǎn)品能否真正落地、穩(wěn)定量產(chǎn)、贏得客戶信任。

在下篇，我們將進入最核心、最干貨的部分：PCIe 6.0 完整測試方案，詳細拆解測試核心內(nèi)容、測試流程、測試設備應用。