記得剛工作那會兒，師父讓我畫一塊控制板，上面有幾十MHz的時鐘和幾百兆的DDR。那是我第一次意識到，同樣是"能通就行"的走線，100MHz和1GHz的設(shè)計完全是兩碼事。板子回來調(diào)試的時候，DDR跑不穩(wěn)，時鐘抖動大，查來查去，最后發(fā)現(xiàn)是走線沒控阻抗、長度匹配也沒做。

這個問題我當(dāng)時踩得挺痛的，所以今天想把這些年摸爬滾打出來的經(jīng)驗整理一下，跟大家聊聊：從100MHz到1GHz，高速接口的PCB設(shè)計到底有哪些本質(zhì)區(qū)別？哪些地方必須較真，哪些地方可以稍微松口氣？

先搞清楚：什么時候開始要"認(rèn)真對待"走線？

很多新手有個誤解，覺得頻率高才需要重視PCB設(shè)計。其實關(guān)鍵不在于信號頻率本身，而在于信號的上升時間。

說起來有個簡單的判斷準(zhǔn)則：當(dāng)信號的上升時間小于等于6倍傳輸延時的時候，這條走線就得當(dāng)成傳輸線來處理了。換句話說，走線的物理長度開始"變得重要"了。

拿FR4板材來算，信號傳播速度大概是15cm/ns（也就是6英寸/ns）。100MHz的方波信號，如果上升沿是1ns，那臨界長度大約是15cm左右。1GHz的信號呢？上升沿可能只有100ps，臨界長度直接掉到1.5cm。

說白了：頻率越高，允許的"自由走線"長度就越短，等長匹配的要求也越嚴(yán)格。100MHz的時候你還能"差不多就行"，到了1GHz，每1mm的誤差都可能要命。

阻抗控制：從"差不多"到"錙銖必較"

先說阻抗控制這個話題。我見過不少人畫板子，阻抗匹配隨便估摸一下就完事了，低頻確實沒事，但到了高速那就是災(zāi)難。

在低速領(lǐng)域，走線更像是根導(dǎo)線，電流流過去就流過去了，不用太操心。但高速信號就不一樣了——這時候走線是個"波"，得有合適的"管道"讓它傳過去，管道太粗太細(xì)都不行。

從數(shù)值要求來看，100MHz和1GHz的差異大概是這樣的：

圖1：阻抗容差要求隨速率提升而收緊（左）；不同PCB材料的損耗因子對比（右）

實際上我自己畫板的時候，1GHz以上的設(shè)計基本上都會用Polar SI9000先跑一遍仿真，確認(rèn)線寬、介質(zhì)厚度、介電常數(shù)這些參數(shù)，然后再跟板廠反復(fù)溝通，確認(rèn)他們能做到的公差范圍。

還有個容易被忽略的點——板材本身。普通FR-4的介電常數(shù)（Dk）大概是4.2~4.5，聽起來好像差別不大，但到了高頻就不一樣了。FR-4在1GHz下Dk大概4.5，到了10GHz可能就只有4.2了，±10%的批次波動更是常見。高速板材比如Rogers RO4350B，Dk穩(wěn)定在3.48左右，波動能控制在±0.02以內(nèi)，損耗因子（Df）也從FR-4的0.02降到了0.0037。

個人經(jīng)驗：如果你的產(chǎn)品工作在5GHz以上，或者速率超過10Gbps，別省板材的錢。一塊Rogers板的成本可能只比FR-4貴30%，但能省掉你后面大量的調(diào)試時間和返工成本。

走線長度匹配：精度要求天差地別

長度匹配這個話題，估計每個畫過DDR或PCIe的工程師都能倒出一肚子苦水。我自己也踩過不少坑，尤其是早期不懂的時候。

先說原理吧。信號在PCB上傳輸?shù)乃俣仁枪潭ǖ?，在FR-4里大概是15cm/ns。如果兩根并行的信號線長度差了1mm，那到達(dá)接收端的時間就差了大概6.5ps。100MHz的時候，一個時鐘周期是10ns，6.5ps的偏差只占0.065%，幾乎可以忽略。但到了1GHz呢？周期只剩1ns，6.5ps就變成了6.5%，這個影響就非常可觀了。

圖2：不同信號頻率下的走線長度匹配要求（mm和mil雙坐標(biāo)）

具體到差分對的長度匹配，不同協(xié)議的差別挺大的：

圖3：典型高速接口的數(shù)據(jù)速率（左）；長度匹配要求隨速率提升而急劇收緊（右）

看到?jīng)]？從USB 2.0到USB 3.0，長度匹配要求直接提升了30倍。PCIe 5.0和DDR5更是到了"變態(tài)"的級別，2mil的誤差，換算成時間大概只有0.3ps。這個精度要求，沒點真本事還真搞不定。

過孔設(shè)計： Stub這個"隱形殺手"不可忽視

過孔設(shè)計是我覺得最容易出問題、也最容易被新手忽略的地方。走線換層打個孔，看起來簡單，實際上對高速信號的影響特別大。

先說一個概念——Stub。打個比方，你從1樓走到10樓，但電梯只用到5樓，剩下的5層就是"殘樁"。這個殘樁在高頻下會形成諧振，吸掉信號能量，嚴(yán)重的還會導(dǎo)致信號直接掛掉。

圖4：過孔Stub長度與諧振頻率的關(guān)系；10Gbps信號約在6GHz處產(chǎn)生諧振

有個經(jīng)驗公式：Stub長度（英寸）× 諧振頻率（GHz）≈ 0.3。比如一個Stub長度是1.27mm（約0.05英寸），那它大概在6GHz左右會產(chǎn)生諧振。

踩坑案例：之前做一個10Gbps的光模塊設(shè)計，板子回來測試發(fā)現(xiàn)眼圖一直開不好。查了半天，最后用TDR發(fā)現(xiàn)是過孔Stub的問題——信號從表層換到內(nèi)層，但孔一直穿到背面，多出來的殘樁在6GHz附近形成了諧振。后來改成背鉆工藝，把Stub削掉，眼圖瞬間就開了。

到了1GHz以上，過孔設(shè)計的規(guī)矩就多了幾條：

高速信號換層時，必須在附近加回流地孔，給信號提供最短的回流路徑

過孔數(shù)量能少則少，能不換層就別換層

如果必須換層，差分對的兩根線過孔要對稱，位置要一致

Stub長度越短越好，高頻場景下盡量控制在5mil以內(nèi)

必要時采用背鉆工藝，從根本上消除Stub

串?dāng)_控制：從"隔開就行"到"精確算間距"

串?dāng)_這個問題，在低速設(shè)計中基本不用操心，但在高速領(lǐng)域就不得不認(rèn)真對待了。

我記得有個"3W原則"，說的是走線中心到中心之間的距離要大于3倍線寬，這樣可以避免90%的耦合問題。這個原則在100MHz以下確實挺好用的，簡單粗暴又有效。

但到了1GHz級別，3W原則就不夠用了。我自己總結(jié)的高速串?dāng)_控制要點：

同組信號盡量緊耦合：差分對兩根線之間的距離要"近"，這樣共模噪聲才能更好地抵消

不同組之間要保持足夠間距：4W、5W甚至更寬，間距越大串?dāng)_越小

關(guān)鍵信號要包地：敏感信號兩側(cè)鋪銅皮并打上密集的地孔，形成電磁屏蔽

避免不同速率的信號平行走線：高速線和低速線盡量分層，實在要平行就隔開

到了DDR5這種并行總線的場景，串?dāng)_控制就更講究了。JEDEC規(guī)范里對DQ-DQS的關(guān)系有非常明確的定義，組內(nèi)間距可以縮到2W，但前提是必須有完整的地平面做參考。

電源完整性：PDN設(shè)計必須認(rèn)真對待

說到電源完整性，這個話題在100MHz時代可能還不是主角，但到了GHz級別就變成"一號玩家"了。

芯片工作需要穩(wěn)定的供電，但電流消耗是動態(tài)的，會有波動。如果電源分配網(wǎng)絡(luò)（PDN）設(shè)計得不好，電壓就會跳動，表現(xiàn)為"噪聲"。對于低速電路來說這點噪聲不算什么，但高速電路的噪聲裕量本來就很小，電源噪聲稍大一點就會導(dǎo)致誤碼。

我總結(jié)了幾個PDN設(shè)計的要點：

去耦電容就近放置：電容離芯片電源引腳越近越好，走線要粗短，減少寄生電感

不同容值搭配使用：大電容濾低頻，小電容濾高頻，并聯(lián)使用覆蓋更寬頻段

電源/地平面要緊耦合：兩層之間介質(zhì)要薄，形成天然的平板電容

避免電源平面分割：高速信號換層時，回流路徑不能被切斷

DDR5設(shè)計中對電源完整性的要求又上了一個臺階。VDDQ電壓降到了0.6V，但電流反而更大了，電源噪聲的容忍度只有幾個百分點。很多DDR5調(diào)試的問題，最后查出來都是電源PDN設(shè)計不到位。

EMI/EMC：高速設(shè)計的"及格線"

最后一個話題是電磁兼容。這個問題比較特殊，因為它不僅是設(shè)計問題，還涉及到認(rèn)證測試。很多產(chǎn)品設(shè)計得挺好，功能也沒問題，但一做EMC測試就掛。

高速信號的EMI問題，本質(zhì)上是信號完整性問題的"副作用"。信號反射、阻抗不匹配、串?dāng)_這些，都會產(chǎn)生額外的電磁輻射。所以某種程度上說，把信號完整性做好了，EMI問題也就解決了一大半。

幾個實用的EMC設(shè)計建議：

高速信號線要走內(nèi)層，用完整的地平面包裹，減少輻射

接口區(qū)域要加共模濾波器或TVS管，減少對外輻射和ESD影響

金屬外殼要有良好的接地，連接器安裝孔周圍要多打接地孔

晶振和時鐘電路是EMI重災(zāi)區(qū)，要重點屏蔽

總結(jié)：核心差異一覽

說了這么多，最后來張表格總結(jié)一下100MHz和1GHz在PCB設(shè)計上的核心差異：

圖5：100MHz與1GHz級別在PCB設(shè)計各要素上的核心差異對比

其實說到底，100MHz到1GHz的跨越，不只是數(shù)字上的變化，而是設(shè)計理念的轉(zhuǎn)變。低速設(shè)計可以靠經(jīng)驗、靠"差不多就行"，高速設(shè)計就得靠理論、靠仿真、靠精確計算。

我的建議是：如果你準(zhǔn)備做高速設(shè)計，先把信號完整性的基礎(chǔ)理論過一遍，搞清楚反射、串?dāng)_、時序這些概念背后的物理意義。然后找一款合適的仿真工具，實戰(zhàn)演練一下。最后，在設(shè)計中多留裕量、多做驗證、少走彎路。

畢竟，高速PCB設(shè)計這件事，踩過的坑都是經(jīng)驗。沒踩過的，提前了解也能少走彎路。

最后一句話：設(shè)計的時候多花1小時仿真，可能就能省下10小時的調(diào)試時間。這筆賬怎么算都劃算。