在當今數據中心網絡和AI向 400G/800G/1.6T 演進，以及計算總線向 PCIe 5.0/6.0 迭代的時代，Serdes單通道串行速率已經從單波25Gbps，突破50Gbps， 112Gbps 甚至 224Gbps。在極窄的單位間隔（UI，Unit Interval）下，系統(tǒng)的相位裕量被壓縮至皮秒（ps）級別。相鎖環(huán)（PLL）與時鐘數據恢復（CDR）作為高速收發(fā)器（SerDes）中核心電路，其環(huán)路帶寬（Loop Bandwidth）與動態(tài)跟蹤響應特性直接決定了整條鏈路的誤碼率（BER） 。 本文將闡述如何利用高性能誤碼儀（BERT）的PPG數據時鐘激勵源的周期抖動（SJ）與正弦抖動（PJ）注入功能，配合示波器與誤碼檢測器ED，分別完成 PLL 抖動轉移函數（JTF）測試與 CDR 抖動容限（JTOL）逆向帶寬推導的流程。

PART 01

高速 SerDes PLL時鐘和數據通路概述

在深入探討 PLL 與 CDR 的環(huán)路帶寬測試之前，先為大家介紹下高速 SerDes（串并收發(fā)器）的內部物理層架構。在 25Gbps到112Gbps的 時代，SerDes 已不僅僅是簡單的串并轉換器，而是集成了復雜時鐘分發(fā)網絡與信號均衡算法的“混合信號系統(tǒng)”。整個系統(tǒng)的數據流轉與相位控制高度依賴以下核心模塊：

• 參考時鐘 (Reference Clock) 與 TX PLL ：系統(tǒng)的“心跳”始于外部輸入的低頻參考時鐘（通常為 100MHz 或 156.25MHz）。TX 內部的相鎖環(huán)（PLL）負責將該低頻時鐘倍頻，生成用于高速串行化（Serializer）的超高頻載波時鐘。PLL 的環(huán)路帶寬直接決定了其能否有效濾除參考時鐘帶來的相位噪聲。
• TX 發(fā)送驅動與均衡 (Driver & Equalization) ：并行數據被串行化后，在送入有損的物理通道前，需經過 TX 驅動器和發(fā)送端均衡（通常為 FFE，前饋均衡）。通過預加重（Pre-emphasis）技術，TX 提前拉高高頻信號的分量，以抵消 PCB 走線和連接器帶來的嚴重插入損耗。
• RX 連續(xù)時間線性均衡 (CTLE) ：經過長距離傳輸，到達接收端（RX）的信號眼圖通常已完全閉合。信號首先進入 CTLE 電路，它相當于一個模擬的高通濾波器，對衰減的高頻信號進行動態(tài)放大補償，初步將閉合的眼圖“撕開”。
• RX CDR 與采樣判決 (Sampling) ：這是接收機的靈魂節(jié)點。時鐘數據恢復（CDR）電路直接從均衡后的衰減信號流中，動態(tài)追蹤并提取出相位信息，進而鎖定生成一個同步的“恢復時鐘（Recovered Clock）”。該時鐘隨后觸發(fā)采樣器（或現代 DSP 架構中的超高速 ADC），在眼圖張開度最大的極佳位置完成準確的電平采樣與判決。

下圖是一個典型的Serdes 內部電路框圖。在這套復雜的收發(fā)機制中， TX 的 PLL 決定了發(fā)送信號的初始純凈度，而 RX 的 CDR 決定了接收機在惡劣干擾下的抖動跟蹤能力。兩者的環(huán)路響應能力（帶寬與峰值）一旦設計不當，抖動便會在系統(tǒng)中嚴重超標，進而導致鏈路的BER惡化。這正是為什么我們必須依靠高性能誤碼儀，通過 SJ/PJ 注入來對其環(huán)路帶寬進行極限表征與閉環(huán)測試的根本原因。

PART 02

誤碼儀（BERT）如何構建測試環(huán)境

誤碼儀在設計中支持數據激勵輸出，時鐘輸出，脈沖輸出的不同應用模式，除了做BER誤碼測試以外， 可以完美替代市場上的各種高速數據，時鐘，脈沖源。 下面是支持不同的模式和特點：
PPG數據發(fā)生器模式：

• NRZ數據速率：480Mbps-32Gbps，可以通過傳輸重復的0和1碼型，來隨意組合處不同的時鐘頻率。
• 輸出碼型： 支持PRBS碼型以及>2Mb的高級自定義碼型
• 支持SJ頻率10K-20MHz
• 支持RJ隨機抖動注入模式

參考時鐘源模式：

• 差分或者單端時鐘頻率： 10MHz-1GHz， 可以專門輸出參考時鐘常用的低頻時鐘。
• 支持SJ正弦抖動注入，模擬電源噪聲，低頻串擾等各種干擾
• 支持RJ隨機抖動注入模式，模擬被測電路(DUT)的參考時鐘，評估惡化的參考時鐘對被測高速鏈路的影響

脈沖發(fā)生器模式：

• 最小脈寬：40ps
• 最高頻率： 12.5GHz
• 上升時間： <20ps
• 占空比：可調

誤碼儀的PPG數字和時鐘激勵源能夠直接在皮秒級的高速數據流（或時鐘流）上疊加不同頻率和幅度的抖動分量。誤碼儀能夠通過可校準的周期抖動頻率和幅度注入到 PLL 和 CDR電路中， 在極限裕量下工作，從而測得最實際的環(huán)路帶寬數據。

• SJ（正弦抖動）注入 ：主要用于產生10KHz 到10MHz左右的低頻周期抖動。
• PJ（周期抖動）注入 ：主要用于產生10MHz 到100MHz以上的高頻周期抖動。

PART 03

PLL 環(huán)路帶寬測試方法與流程（基于 JTF 抖動轉移函數）

相鎖環(huán)（PLL）主要負責“凈化”輸入的參考時鐘，并倍頻出高速發(fā)送端（TX）所需的載波時鐘。因此，PLL 的核心特性是一個 低通濾波器 。它能夠跟蹤輸入參考時鐘的低頻變化，但會過濾掉高頻的相位噪聲。測試本質：測量 PLL 的抖動轉移函數（JTF, Jitter Transfer Function）。即在一定頻率范圍內，測量輸出抖動幅值與輸入抖動幅值的對數比值，從而找出增益下降至 -3dB 時的頻率點（即環(huán)路帶寬），并觀測增益大于 0dB 的部分（即 Peaking 峰值）。

測試組網與儀器配置

PLL 環(huán)路帶寬 (JTF) 測試詳細步驟JTF 的測量必須通過“基準測量”與“受激測量”兩步走，以消除系統(tǒng)誤差。下面是示波器配合TIE和抖動分析軟件進行測量的步驟。1.激勵源基準校準（Calibration / Golden Trace）首先校準DUT 輸出端口的抖動頻率和幅度

• 將誤碼儀 PPG 輸出直接連接至示波器的輸入通道。
• 在誤碼儀控制軟件中配置一個頻點列表（例如從 100kHz 到 100MHz，采用對數步進 Logarithmic Step，每十倍頻程選取 15 個點）。
• 誤碼儀開始掃頻。在每一個頻點，示波器測量并記錄此時的注入抖動幅度。
• 將所有測得的結果保存為基準參考曲線（Reference Trace）。

2.被測件連接和示波器測量方法

• 將誤碼儀的輸出斷開示波器，轉而連接至 DUT 的參考時鐘輸入端（如 PCIe 測試中的 Refclk 注入）。
• 將 DUT 的高速串行發(fā)送端（TX）連接至示波器。
• 確保 DUT 上電并配置為正常發(fā)送狀態(tài)。 注意：如果規(guī)范允許，建議關閉 DUT 發(fā)送端的擴頻時鐘（SSC）功能 ，因為 SSC 會產生幅度高達數千 ppm 的低頻頻率調制，極易淹沒我們要測量的 SJ 信號。
• 誤碼儀再次執(zhí)行與步驟一完全相同的頻率掃描序列。
• 在每一個頻點，示波器提取信號的 TIE 趨勢線（TIE Track），并在頻域（FFT）或時域測量出對應頻率的抖動幅度。

3.數據后處理與帶寬計算對于測量的每一個頻點，計算其抖動轉移增益（Gain）將這些點繪制在以對數頻率為橫軸、dB 增益為縱軸的坐標系中，形成 JTF 曲線。

• 尋找環(huán)路帶寬（LBW） ：從低頻向高頻搜索，曲線首次穿越 -3dB 線的頻率即為 PLL 環(huán)路帶寬。
• 尋找峰值（Peaking） ：曲線中最高點的增益值即為 Peaking，它反映了環(huán)路的阻尼系數（Damping Factor）。過大的 Peaking 會導致系統(tǒng)在級聯(lián)時產生嚴重的抖動放大效應。

3.被測件連接和示波器測量方法

• 將誤碼儀的輸出斷開示波器，轉而連接至DUT 的參考時鐘輸入端（如 PCIe 測試中的 Refclk 注入）。
• 將DUT 的高速串行發(fā)送端（TX）連接至示波器。
• 確保DUT 上電并配置為正常發(fā)送狀態(tài)。注意：如果規(guī)范允許，建議關閉DUT 發(fā)送端的擴頻時鐘（SSC）功能，因為SSC 會產生幅度高達數千 ppm 的低頻頻率調制，極易淹沒我們要測量的 SJ 信號。

PLL 環(huán)路帶寬 (JTF) 頻譜儀測試使用頻譜儀或者相位噪聲分析儀也可以進行類似的PLL環(huán)路帶寬測試。額外要求是DUT必須輸出的是時鐘碼型。1.激勵源基準校準（Calibration / Golden Trace）首先校準DUT 輸出端口的抖動頻率和幅度

• 將誤碼儀 PPG 輸出直接連接至相噪儀的輸入通道。
• 在誤碼儀控制軟件中配置一個頻點列表（例如從 100kHz 到 100MHz，采用對數步進 Logarithmic Step，每十倍頻程選取 15 個點）。
• 誤碼儀開始掃頻。在每一個頻點，相噪儀測量并記錄此時的注入抖動幅度。
• 將所有測得的結果保存為基準參考曲線（Reference Trace）。

2.被測件連接和相噪儀測量方法

• 將誤碼儀的輸出斷開相噪儀，轉而連接至 DUT 的參考時鐘輸入端（如 PCIe 測試中的 Refclk 注入）。
• 將 DUT 的高速串行發(fā)送端（TX）連接至相噪儀。
• 確保 DUT 上電并配置為正常發(fā)送狀態(tài)，輸出的必須為時鐘碼型。
• 誤碼儀再次執(zhí)行與步驟一完全相同的頻率掃描序列。
• 在每一個頻點，相噪儀讀出尖峰處PJ的抖動值，作為對應頻率的抖動幅度。

3.數據后處理與帶寬計算對于測量的每一個頻點，計算其抖動轉移增益（Gain）下圖是一個在不同的PLL 的比例增益下的環(huán)路帶寬測試曲線。

PART 04

高速 CDR 環(huán)路帶寬測試方法與流程（基于 JTOL 抖動容限）

與位于發(fā)送側的 PLL 不同，時鐘數據恢復電路（CDR）深埋在接收機（RX）內部。它的任務是從攜帶了巨大衰減和抖動的高速數據流中，實時“提取”出同步時鐘，以此來采樣數據。CDR 本質上是一個高通濾波器（High-pass Filter）對于抖動的表現——在帶寬內，它可以跟蹤抖動（等效于濾除了相對于時鐘的抖動）；在帶寬外，它無法跟蹤，抖動將直接轉化為采樣誤差。由于絕大多數芯片或者模塊并不引出內部的恢復時鐘到外部管腳，用戶 無法使用示波器或者頻譜儀進行直接測量 。因此，行業(yè)內普遍采用 抖動容限（JTOL, Jitter Tolerance）逆向推導法 來測試 CDR 的環(huán)路帶寬。

JTOL 測試與 CDR 帶寬的物理映射關系抖動容限是指接收機在保持目標誤碼率（例如 BER = 10-12或10-4配合 FEC）的前提下，所能容忍的最大抖動幅度。

• 在 CDR 帶寬頻率以內 ：CDR 的相位跟蹤能力極強，即使注入幾十個 UI 的低頻抖動，采樣時鐘也能跟著數據一起晃動，因此不會產生誤碼。JTOL 曲線在此區(qū)域呈現很高的容限值（斜率通常為 -20dB/dec 甚至 -40dB/dec）。
• 在 CDR 帶寬頻率以外 ：CDR 無法跟蹤快速的抖動，注入的 SJ 會直接擠壓有效眼寬。此時接收機只能依靠本身的建立/保持時間（Setup/Hold Time）硬抗，JTOL 容限值會驟降并趨于平坦（呈現為平坦的本底容限區(qū)）。

物理轉折點 ：JTOL 曲線從傾斜下降變?yōu)槠教箙^(qū)域的“拐點（Knee Frequency）”，在數學與物理模型上，嚴格對應著 CDR 的閉環(huán)帶寬。

測試組網與閉環(huán)誤碼探測配置

SerDes CDR 環(huán)路帶寬 (基于 JTOL) 測試步驟這是一個典型的“動態(tài)搜索”與“邊界逼近”的過程，極大依賴誤碼儀上位機軟件的自動化算法。1.鏈路建立與無壓力基準測試 (Clean BER)

• 將誤碼儀 PPG 連接至 DUT RX，DUT TX 連接至誤碼儀 ED。建立閉環(huán)的 Loopback 通道。
• 不注入任何額外的 SJ/PJ，僅使用基礎碼型，確保鏈路順利鎖定，且誤碼率（BER）滿足系統(tǒng)底線要求（如零誤碼或遠低于 FEC 糾錯前門限）。這是后續(xù)所有測試的基礎。

2.頻點選擇與容限搜索算法配置在誤碼儀中，配置測試模板：

• 頻點設定 ：依據 IEEE 802.3 規(guī)范，選擇從幾十 kHz 到數十 MHz 的離散頻點（如 40kHz, 133kHz, 400kHz, 1.33MHz, 4MHz, 10MHz, 40MHz 等）。

3.JTOL測試

• 啟動測試，誤碼儀將自動在每個頻點停留，執(zhí)行預設的BER等待時間。
• DUT的RX內部如果有誤碼檢測，則可以利用內部的檢測功能。 如果沒有的話，需要DUT RX環(huán)回到DUT 的TX發(fā)送后，送給誤碼儀的ED進行誤碼檢測。

4.JTOL 曲線繪制與 CDR 帶寬判定

• 誤碼儀軟件將所有頻點的容限幅度（UI）在雙對數坐標系中連成曲線。
• 同時疊加行業(yè)規(guī)范強制要求的 JTOL 模板（Mask）。只要實測曲線在模板之上，即視為一致性測試通過。
• 觀察實測曲線，找出曲線斜率發(fā)生劇烈變化、由下降趨勢轉為水平趨勢的轉折頻率（Knee Frequency）。該點即代表該接收機 CDR 當前配置下的實際環(huán)路帶寬。

下圖是一個JTOL抖動容限測試的曲線， 通過轉換后可以得到CDR 的環(huán)路帶寬。

PART 05

PLL 與 CDR 帶寬測試方法的核心維度對比

為了幫助硬件工程師和測試驗證團隊更清晰地理解兩者的異同，在制定測試計劃時避免混淆，特總結如下對比矩陣：

PART 06

測試過程中的常見故障實例

在實驗室的真實操作中，測量的曲線往往不會像理想情況或者仿真數據那么完美。以下是常見的故障點和說明：PLL JTF 曲線在高頻段出現無規(guī)則的“亂跳”或發(fā)散：

• 根本原因 ：示波器捕獲的信噪比過低，或者誤碼儀在高頻段注入的抖動量（SJ Amplitude）設置得太小，導致示波器測出的抖動主要由設備本身的隨機底噪（RJ）構成。
• 解決方案 ：在保持 DUT 不失鎖的前提下，適當增加高頻段的注入幅度；同時在示波器上開啟多幀平均（Averaging）。

CDR JTOL 測試中，所有頻點的容限均斷崖式下跌，且無法找到帶寬拐點：

• 根本原因 ：可能信道插損過大或接收端均衡器（CTLE/DFE）配置錯誤，導致信號眼圖已經完全閉合，接收機處于極度脆弱的邊緣狀態(tài)。
• 解決方案 ：關閉抖動注入，確?；鶞收`碼率恢復到安全區(qū)間，再重新進行掃頻容限測試。

總結

在高速串行數據傳輸過程中， 發(fā)送器TX電路內部的PLL和接收機RX電路內部的CDR是整個鏈路穩(wěn)定可靠的重要環(huán)節(jié)。測試和優(yōu)化PLL和CDR的環(huán)路帶寬對于構建一個穩(wěn)定低誤碼的鏈路至關重要。 PLL 環(huán)路帶寬測試幫助我們鎖定了系統(tǒng)頻率產生的源頭，確保高頻噪聲被有效過濾，且級聯(lián)鏈路不會產生抖動放大。CDR 環(huán)路帶寬測試則從接收端的視角，通過誤碼容限的極限摸底，驗證了芯片在惡劣真實環(huán)境下的生存與數據恢復能力。