文章來源：十二芯座

原文作者：MicroX

本文介紹了芯片設(shè)計(jì)中的版圖效應(yīng)。

為了降低成本和提高性能，芯片尺寸一直在不斷縮小。密度的增加是通過推動(dòng)器件尺寸和縮小圖案尺寸來實(shí)現(xiàn)的。隨著CMOS縮放擴(kuò)展到28nm技術(shù)，晶體管不再以其寬度和長度來充分表征，而是進(jìn)一步取決于其他版圖幾何參數(shù)和周圍的鄰域。因此，布局依賴效應(yīng)（LDE） 成為一個(gè)嚴(yán)重的問題，不容忽視。

LDE, Layout Dependent Effect

就是“版圖相關(guān)效應(yīng)”或“布局依賴效應(yīng)”，指的是在集成電路等電子電路設(shè)計(jì)及制造領(lǐng)域，電路的性能、制造良率以及電磁兼容性等方面會(huì)受到電路版圖布局情況影響的一系列效應(yīng)。其具體表現(xiàn)為不同的版圖布局方式會(huì)對(duì)信號(hào)傳輸、功耗、電磁干擾以及制造過程中的成品率等諸多方面產(chǎn)生不同程度的影響。

Layout相關(guān)效應(yīng)(LDE)主要包含以下幾個(gè)方面：

1. WPE(Well Proximity Effect)

2. LOD(Length of Diffusion)

3. OSE(OD Space Effect)

4. PSE(Poly Space Effect)

5. MBE(Metal Boundary Effect

6. CPO(Cut-Poly Effect)

1. WPE

WPE（Well Proximity Effect）阱鄰效應(yīng)是指在半導(dǎo)體制造過程中，由于離子注入工藝導(dǎo)致的摻雜濃度在阱邊緣附近不均勻分布的現(xiàn)象。這種現(xiàn)象在先進(jìn)工藝技術(shù)下尤為明顯，會(huì)對(duì)器件的電特性產(chǎn)生顯著影響，主要體現(xiàn)在閾值電壓、遷移率和體效應(yīng)上。

原因：在進(jìn)行阱離子注入工藝時(shí)，離子在光刻膠邊界和側(cè)面上發(fā)生散射和反射，這些離子會(huì)進(jìn)入到硅的表面，從而影響阱邊界附近區(qū)域的摻雜濃度，well 邊緣摻雜濃度偏高，濃度越高，越難反型，閾值電壓越高。

對(duì)MOS管的影響

閾值電壓（Vt）：靠近阱邊緣的MOS管閾值電壓會(huì)發(fā)生變化，距離阱邊界越近，閾值電壓越高。

遷移率：WPE效應(yīng)也會(huì)影響載流子的遷移率，進(jìn)而影響器件的電流特性，離子濃度越高，遷移率越低。

2. LOD

在CMOS集成電路制造工藝中，在0.13um以下，為了防止MOS管之間的相互干擾，通過在硅片上刻蝕淺溝槽并填充氧化硅，從而形成隔離層，這一過程就稱為STI(Shallow Trench Isolation)工藝。

OSE和LOD效應(yīng)都來自于于STI，但它們的影響和形成機(jī)制有所不同。LOD效應(yīng)主要受到STI到Gate的距離影響，而OSE主要由STI自身寬度的不同所引起的應(yīng)力變化進(jìn)而影響 device performance。

LOD（Length of Diffusion）Effect，也稱為STI Stress Effect，顧名思義就是有源區(qū)外的STI隔離會(huì)對(duì)其帶來應(yīng)力作用，由器件間的淺溝隔離造成的這種應(yīng)力會(huì)影響器件中的載流子遷移率，從而從而影響晶體管閾值電壓，影響電流。這被稱為“擴(kuò)散長度”效應(yīng)（Length of Diffusion effect，LOD），其中器件的特性根據(jù)其柵極與擴(kuò)散邊緣的距離而變化。通常用Poly到有源區(qū)邊界的距離（SA/SB，如下圖所示）來描述。

channel方向：拉應(yīng)力讓NMOSFET更快，壓應(yīng)力使PMOSFET更快，為了提高電路的性能，我們更希望在PMOS上施加一個(gè)壓應(yīng)力（Compress stress），在NMOS上施加一個(gè)拉應(yīng)力（Tensile stress）。

LDE效應(yīng)的設(shè)計(jì)技巧 為了在設(shè)計(jì)中考慮LDE效應(yīng)，可以使用各種布局技術(shù)： 1.使用相似的擴(kuò)散尺寸、形狀和方向 2.增加器件與井邊緣的分離距離 3.添加虛擬器件(dummy device)和或虛擬多晶硅(dummy poly)，以使指狀器件更加均勻

3.OSE

OSE(OD space effect, AA to AA space effect)，也代表 STI 隔離的寬度。在65nm之前的工藝制程中，OSE的影響并不明顯，所以STI stress effect單純指LOD effect。 而45nm以下的工藝制程，OSE的影響就不能再被忽略了。

首先 OSE 越寬，就表示 STI 的寬度越大，也就是說 STI 所提供的壓應(yīng)力越大。

對(duì)于 OSEX, NMOS 希望受到拉應(yīng)力，PMOS希望受到壓應(yīng)力。因此隨著 OSEX 效應(yīng)的加劇，PMOS 的電流(性能)會(huì)提升，NMOS 的電流(性能)會(huì)下降。這對(duì)于 PMOS 的性能是有好處的，可是對(duì)于 NMOS 的性能則是不利的。因此OSEX 對(duì) N/PMOS 性能影響理論上趨勢相反。

對(duì)于 OSEY, NMOS 和 PMOS 都希望受到拉應(yīng)力，STI 對(duì) N/PMOS 影響一致。故看 OSEY 對(duì) MOS 器件的性能影響，N/PMOS 理論上趨勢一致。

4.PSE

器件Poly與附近Poly間距的不同，對(duì)器件性能產(chǎn)生影響的一種效應(yīng)。對(duì)target gate poly影響的大小：1st poly影響大于2nd poly。一般情況下2nd poly之外的poly對(duì)器件本身影響就會(huì)很小，通常忽略不計(jì)。

根據(jù)相關(guān)Design rule，控制target gate到1st poly的距離和到2nd poly的距離使其滿足規(guī)則。

如何降低影響：增加dummy PO，一般利用工藝自帶撒dummy的rule來添加，滿足PO密度要求的同時(shí)，也可以減小PSE效應(yīng)的影響。

5.MBE

N/PMOS管金屬邊界之間的距離也會(huì)影響晶體管特性，這一特性稱為MBE.

6.CPO

Poly Cut的位置也會(huì)影響晶體管特性，這一特性稱為CPO. poly cut 的作用就是利用一張新的 mask 做曝光，將連在一起的 poly 分成兩個(gè)不同的 poly.

這個(gè)的優(yōu)勢在于可以省一定的面積，單獨(dú)的 poly 伸頭的地方不能完全與AA平齊，會(huì)有一個(gè) rule 限制，如果使用poly cut 可以大程度的降低這個(gè)伸頭距離。

如何降低LDE？

1.將同一電位的器件放在一個(gè)阱里，適當(dāng)拉大有源區(qū)AA到阱WELL邊界的距離(WPE)，NMOS距離阱邊界較近時(shí)，距離越大，閾值電壓受的影響越低，但是為了面積成本的考量，不會(huì)拉很大，需要權(quán)衡；

2.提高管子的對(duì)稱性并加入dummy，減小STI應(yīng)力的同時(shí)增大了非dummy器件到阱邊界的距離；

3.對(duì)于電路設(shè)計(jì)而言，盡可能保持mos管周圍及自身環(huán)境（AA to AA, Poly space等）一致。