在IC設(shè)計領(lǐng)域，缺陷發(fā)現(xiàn)得越晚，成本呈指數(shù)級飆升。我們完全可以利用Gemini的代碼理解、邏輯推理和多模態(tài)能力，構(gòu)建一套“左移”驗證自動化管線，將大量原本靠人工Review和編寫驗證用例的工作，交由模型在代碼提交前完成。本文以國內(nèi)直連平臺 RskAi為基座，演示如何零成本部署這個流程。

1. RTL代碼的逆向?qū)彶椋鹤孉I找出綜合后的隱藏陷阱

硬件描述語言（Verilog/VHDL）代碼審查通常費時且高度依賴資深工程師。Gemini可以作為你的“靜態(tài)分析增強器”。在RskAi中上傳你的RTL文件，并給出攻擊性Prompt：

“你是一名具備頂級半導(dǎo)體公司背景的前端設(shè)計專家。請對上傳的fifo_controller.v進行逆向?qū)彶椋攸c關(guān)注可能導(dǎo)致綜合后網(wǎng)表與仿真行為不一致的編碼風(fēng)格。要求：

列出所有潛在的綜合不匹配風(fēng)險（如完整的敏感列表缺失、非阻塞賦值誤用、異步邏輯處理不當），每條都引用具體行號并給出修正代碼。

模擬一個跨時鐘域場景，找出沒有采用標準同步器邏輯的地方，并推演數(shù)據(jù)亞穩(wěn)態(tài)傳播路徑。

生成一個SystemVerilog Assertion（SVA）片段，用于監(jiān)控FIFO上溢和下溢條件，并解釋如何集成到現(xiàn)有UVM環(huán)境中?！?/p>

實測Gemini能精準識別出隱式鎖存器、綜合時被優(yōu)化掉的空語句等常見但致命的問題，并輸出可直接嵌入項目的高質(zhì)量斷言代碼。

2. UVM驗證序列的自動生成：把自然語言需求變成約束隨機激勵

編寫UVM Sequence是驗證工程師的日常核心工作。利用Prompt鏈，你可以將文本特性列表分步轉(zhuǎn)化為驗證代碼。

Step 1 指令：

“根據(jù)以下AXI4-Lite Slave的規(guī)格描述（貼入文本），提煉出全部讀寫傳輸場景，以場景名稱：激勵要素（地址、數(shù)據(jù)、突發(fā)類型、響應(yīng)）格式列出清單?！?/p>

Step 2 指令（基于上一步輸出）：

“請將上述25個場景轉(zhuǎn)化為一個UVM Sequence類的完整SystemVerilog代碼。要求使用uvm_do_with宏進行約束，并確保覆蓋背靠背寫、交叉讀寫、錯誤響應(yīng)注入等邊界情形。代碼必須包含完整的類聲明和task body。”

Gemini會產(chǎn)出可直接運行、帶有約束隨機化的驗證序列，極大減少手工編碼量。

3. 多模型交叉驗證：防止驗證盲區(qū)

利用RskAi平臺同時具備GPT和Claude的特點，你可以執(zhí)行模型級冗余驗證。將同一份設(shè)計規(guī)范分別交給GPT和Claude生成測試點列表，再讓Gemini對比兩份列表，找出未被共現(xiàn)點覆蓋的“灰色區(qū)域”，生成補充測試用例。這種“三模冗余”思路可顯著降低因單一AI偏見導(dǎo)致的驗證遺漏。

本文完。

審核編輯 黃宇