LLC 同步整流 PCB 布局避坑指南——以芯茂微 LP3525D 為例

【編者按】
同步整流芯片性能再?gòu)?qiáng)，PCB 布局踩一個(gè)坑就直接白給。采樣走線被干擾導(dǎo)致誤觸發(fā)、功率環(huán)路過(guò)大產(chǎn)生尖峰炸管、地線處理不當(dāng)導(dǎo)致閾值漂移——這些是 LLC 電源設(shè)計(jì)中最常見的"翻車"現(xiàn)場(chǎng)。本文以芯茂微 LP3525D 雙通道同步整流控制芯片為例，從電路拓?fù)涞矫織l關(guān)鍵走線逐項(xiàng)拆解，附帶完整自檢清單和調(diào)試方法，照著做第一版就能少走彎路。

01. 先認(rèn)識(shí) LP3525D：管腳與檢測(cè)邏輯

不理解芯片的檢測(cè)邏輯，就做不好布局。LP3525D 是 SOP8L 封裝的雙通道 LLC 同步整流控制器，每路完全獨(dú)立：

關(guān)鍵檢測(cè)參數(shù)： 導(dǎo)通閾值 -400mV （VDS 負(fù)壓），關(guān)斷閾值 +155mV （VDS 正壓），開通延時(shí) 80ns ，關(guān)斷延時(shí) 40ns 。這意味著芯片要在納秒級(jí)時(shí)間、百毫伏級(jí)幅度下準(zhǔn)確判斷 MOSFET 狀態(tài)——PCB 上任何幾毫米的走線偏差，都足以讓這個(gè)判斷出錯(cuò)。

02. 完整典型應(yīng)用電路

下面是以 LP3525D 為核心的半橋 LLC 次級(jí)同步整流完整電路：

電路元件清單與取值參考（以 240W/20V 輸出為例）：

03. 六大布局規(guī)則——為什么、怎么做、做錯(cuò)會(huì)怎樣

規(guī)則 1：功率環(huán)路最短化

為什么重要： 次級(jí)功率換流回路（變壓器繞組 → MOSFET → 輸出電容 → 回到繞組中心抽頭）中的寄生電感 L_loop 在 MOSFET 關(guān)斷時(shí)產(chǎn)生 V_spike = L_loop × di/dt。以 20A/50ns 關(guān)斷為例，每 1nH 寄生電感產(chǎn)生 0.4V 尖峰。這個(gè)尖峰直接疊加在 VDS 波形上，足以淹沒(méi) LP3525D 的 +155mV 關(guān)斷檢測(cè)閾值。

做錯(cuò)長(zhǎng)什么樣： 變壓器次級(jí)繞組與 MOSFET 之間繞了大半圈 PCB，輸出電容放在板子另一側(cè)，環(huán)路面積 > 500mm2。

正確做法： 將 Q1、Q2 面對(duì)面或并排放在變壓器次級(jí)繞組焊盤旁邊，輸出電容緊貼 MOSFET 源極放置。理想情況下，變壓器繞組焊盤 → MOSFET 漏極焊盤間距 ≤5mm，環(huán)路面積控制在 <100mm2 。使用寬銅皮（>3mm）連接功率路徑。

規(guī)則 2：VD/VSS 采樣走線必須獨(dú)立引出

為什么重要： LP3525D 通過(guò) VD 與 VSS 引腳之間的電壓差（VDS）來(lái)判斷 MOSFET 狀態(tài)，導(dǎo)通閾值低至 -400mV。如果 VSS 走線中混入了功率電流，銅箔電阻上的壓降會(huì)直接疊加到 VDS 檢測(cè)值上。

做錯(cuò)長(zhǎng)什么樣： VSS 引腳直接接到功率地銅皮，或 VD 走線從 MOSFET 漏極銅皮上分叉出去。

正確做法： VD 走線從 MOSFET 漏極焊盤單獨(dú)拉出，VSS 走線從 MOSFET 源極焊盤單獨(dú)拉出（不是從源極銅皮），兩根線成對(duì)差分走，全程不碰功率走線。走線寬度 10~12mil，間距保持一致。

規(guī)則 3：VD/VSS 走線長(zhǎng)度 ≤5mm

為什么重要： VD/VSS 走線本質(zhì)上是高阻抗的檢測(cè)天線。走線越長(zhǎng)，寄生電感越大，越容易通過(guò)磁場(chǎng)耦合拾取噪聲。實(shí)驗(yàn)表明，在 LLC 開關(guān)頻率 100kHz、di/dt 約 0.4A/ns 的條件下，10mm 長(zhǎng)的 VD 走線可以感應(yīng)出 50~100mV 的耦合噪聲——足夠讓 LP3525D 誤動(dòng)作。

做錯(cuò)長(zhǎng)什么樣： LP3525D 放在板子邊緣，VD/VSS 走線穿過(guò)整個(gè)板子到達(dá) MOSFET，長(zhǎng)度超過(guò) 30mm。

正確做法： LP3525D 應(yīng)緊靠 MOSFET 放置，最佳位置在 Q1 和 Q2 中間偏源極側(cè)。VD/VSS 走線直線連接， 不打過(guò)孔 ，長(zhǎng)度控制在 5mm 以內(nèi) 。如果結(jié)構(gòu)限制必須拉長(zhǎng)，則在靠近芯片端并聯(lián) 100pF~470pF 對(duì)地電容做低通濾波。

規(guī)則 4：VCC 旁路電容雙重配置

為什么重要： LP3525D 內(nèi)部柵極驅(qū)動(dòng)器在開關(guān)瞬間從 VCC 抽取脈沖電流（峰值可達(dá) 1A 級(jí)別）。如果 VCC 走線電感和旁路電容 ESL 過(guò)大，VCC 電壓在開關(guān)瞬態(tài)會(huì)出現(xiàn)跌落和振鈴，導(dǎo)致柵極驅(qū)動(dòng)電壓不穩(wěn)定。

做錯(cuò)長(zhǎng)什么樣： 旁路電容離芯片 10mm 遠(yuǎn)，走線上還打了過(guò)孔，ESL 加起來(lái)超過(guò) 5nH。

正確做法： VCC 與 GND 之間并聯(lián)兩級(jí)電容：1μF X7R 做 bulk 儲(chǔ)能（≤2mm 放置）+ 0.1μF NP0 做高頻去耦（≤1mm 放置）。電容的接地端走寬銅皮直接回芯片 GND，不走功率地。

規(guī)則 5：VG 柵極驅(qū)動(dòng)回路最小化

為什么重要： 柵極驅(qū)動(dòng)回路中的寄生電感 L_gate 會(huì)與 MOSFET 的 Cgs 形成 LC 振蕩，輕則驅(qū)動(dòng)波形過(guò)沖振鈴，重則擊穿柵氧。LP3525D 的關(guān)斷延時(shí)僅 40ns——如果驅(qū)動(dòng)回路電感過(guò)大，這 40ns 的優(yōu)勢(shì)就浪費(fèi)了。

做錯(cuò)長(zhǎng)什么樣： VG 走線寬 8mil、長(zhǎng) 30mm，驅(qū)動(dòng)波形上升沿出現(xiàn)明顯振鈴。

正確做法： VG 走線寬度 ≥15mil ，長(zhǎng)度 ≤10mm ，不走直角（用 45° 或圓?。艠O串聯(lián)電阻 Rg（4.7Ω~10Ω）緊靠 MOSFET 柵極放置。驅(qū)動(dòng)返回路徑（源極到 VSS）同樣要短、寬。

規(guī)則 6：GND 星型接地，分離信號(hào)地與功率地

為什么重要： 功率地線上流動(dòng)的是幾十 A 級(jí)別的脈沖電流。LP3525D 的 GND 引腳承載著內(nèi)部 VDS 比較器、UVLO、偏置電路的參考地，任何噪聲都會(huì)直接影響檢測(cè)精度。

做錯(cuò)長(zhǎng)什么樣： LP3525D 的 GND 引腳直接覆蓋大面積銅皮，與 MOSFET 源極共用同一片銅皮。示波器測(cè)量 VDS 波形時(shí)發(fā)現(xiàn)閾值偏移、波形上有高頻毛刺。

正確做法： LP3525D 的 GND 引腳使用一段獨(dú)立短走線（寬 15~20mil，長(zhǎng) <5mm）連接到輸出電容負(fù)端的 "星型接地點(diǎn)" 。所有信號(hào)地（芯片 GND、VCC 旁路電容地、VSS 地）都在這個(gè)點(diǎn)單點(diǎn)匯聚，再通過(guò)寬銅皮連接到功率地。

04. 布局方案對(duì)比：正確 vs 典型錯(cuò)誤

? 推薦布局（綠色框）
（插入推薦布局圖：LP3525D 緊靠 MOSFET，VD/VSS 短直引出，功率環(huán)路緊湊）

? 典型錯(cuò)誤布局（紅色框）
（插入錯(cuò)誤布局圖：芯片遠(yuǎn)離 MOSFET，VD/VSS 長(zhǎng)距離繞行，功率環(huán)路大面積）

05. 常見布局錯(cuò)誤現(xiàn)象與調(diào)試方法

板子打樣回來(lái)調(diào)試時(shí)，如果遇到以下現(xiàn)象，大概率是布局問(wèn)題：

06. 上電調(diào)試步驟（推薦順序）

附：打板前自檢清單（逐條打勾）

導(dǎo)出 Gerber 之前，逐條過(guò)一遍：

• 功率環(huán)路面積 <100mm2（變壓器?MOSFET?輸出電容呈緊湊三角形）
• VD/VSS 走線從 MOSFET 漏/源焊盤單獨(dú)引出，不與功率走線共用
• VD/VSS 走線長(zhǎng)度 ≤5mm，不打過(guò)孔
• VD/VSS 成對(duì)差分走線，間距保持一致，遠(yuǎn)離功率區(qū)域
• VCC 旁路電容（1μF + 0.1μF）緊靠引腳 ≤2mm 放置，接地端走獨(dú)立線回 GND
• VG 走線寬度 ≥15mil，長(zhǎng)度 ≤10mm，不走直角
• 柵極串聯(lián)電阻 Rg 緊靠 MOSFET 柵極放置
• 芯片 GND 獨(dú)立走線星型接至輸出電容負(fù)端，不直接鋪功率銅皮
• LP3525D 芯片放置在 Q1/Q2 之間偏源極側(cè)，而非板邊
• 輸出電容 MLCC 緊靠 MOSFET 源極放置，吸收高頻開關(guān)紋波

LP3525D 關(guān)鍵參數(shù)速查

供電：5V~38V | 封裝：SOP8L
導(dǎo)通閾值：-400mV | 關(guān)斷閾值：+155mV
開通延時(shí)：80ns | 關(guān)斷延時(shí)：40ns
驅(qū)動(dòng)能力：源極 0.6A / 漏極 1.0A
省電模式電流：<150μA（典型 120μA）

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審核編輯 黃宇