ispClock5400D評估板：開啟時鐘分配設(shè)計新征程

在電子設(shè)計領(lǐng)域，時鐘分配是一個至關(guān)重要的環(huán)節(jié)，它直接影響著系統(tǒng)的性能和穩(wěn)定性。Lattice Semiconductor的ispClock5400D評估板為工程師們提供了一個便捷且強大的平臺，用于評估和設(shè)計時鐘分配應(yīng)用。今天，我們就來深入了解一下這個評估板。

文件下載：PACCLK5406D-S-EVN.pdf

評估板簡介

ispClock5400D評估板是一款易于使用的平臺，主要用于評估和設(shè)計ispClock5406D系統(tǒng)可編程差分時鐘分配設(shè)備。它既可以獨立使用，以評估ispClock5406D設(shè)備的性能和系統(tǒng)可編程性，也可以作為LatticeECP3? FPGA評估板的配套板和時鐘源，如LatticeECP3串行協(xié)議板和LatticeECP3視頻協(xié)議板。

ispClock5406D設(shè)備特性

該評估板的核心是ispClock5406D設(shè)備，它提供了系統(tǒng)可編程的零延遲通用扇出緩沖器，適用于時鐘分配應(yīng)用。這是一款6輸出的時鐘分配IC，差分超低偏斜輸出按每組兩個銀行進行組織。每個銀行可以獨立配置，以支持不同的I/O標準（如LVDS、LVPECL、HSTL、SSTL、HCSL和MLVDS）和輸出頻率。此外，每個輸出都提供獨立的相位和時間偏斜可編程控制，所有配置信息都存儲在片上的非易失性E2CMOS?內(nèi)存中。

ispClock5406D設(shè)備使用片上低抖動高性能鎖相環(huán)（PLL），從輸入到輸出提供極低的傳播延遲（零延遲）。一組四個固定分頻器可用于生成從PLL時鐘派生的四個頻率，這些分頻器僅設(shè)計為2的冪（2、4、8和16）。任何V分頻器的時鐘輸出都可以通過輸出路由矩陣路由到任何時鐘輸出對，輸出路由矩陣還支持將參考時鐘輸入直接路由到任何輸出。

評估板特性

硬件組件

評估板的包裝中包含了豐富的組件，為工程師提供了完整的開發(fā)環(huán)境。其中包括：

• ispClock5400D評估板：板上具有ispClock5406D可編程時鐘、晶體振蕩器電路、CAN振蕩器電路焊盤、電阻網(wǎng)絡(luò)、SMA連接器、電源插孔以及測試和JTAG接口頭。
• 預(yù)加載的基礎(chǔ)演示：包含一個預(yù)加載的演示設(shè)計，突出了ispClock5406D設(shè)備的關(guān)鍵性能特性。
• Lattice ispDOWNLOAD?電纜（HW - USBN - 2A）：為ispClock5406D設(shè)備的系統(tǒng)編程提供硬件連接。
• 用戶指南：提供了關(guān)于供電、連接實驗室設(shè)備以及將評估板用作各種Lattice FPGA評估板時鐘源的信息，還包含演示操作、評估板各部分的頂層功能描述、板上連接器和開關(guān)的描述以及完整的原理圖。
• 快速啟動指南：提供了連接評估板和運行預(yù)加載評估演示的信息。

軟件和硬件要求

在開始為ispClock5400D評估板開發(fā)設(shè)計之前，需要安裝特定的軟件，如PAC - Designer? 5.2（支持ispClock5406D），可選的ispLEVER?/Pro（支持LatticeECP3）和ispVM? System 17.5。同時，為了進行評估和演示，還需要一些硬件，如四條匹配的SMA電纜（SMA - to - BNC，長度為6英寸到3英尺）、ESD帶或適當?shù)腅SD測試環(huán)境、ispClock5400D評估板、Lattice ispDOWNLOAD電纜、5V直流輸出的交流壁式適配器，以及可選的LatticeECP3串行協(xié)議板、LatticeECP3視頻協(xié)議板、BERT分析儀、Agilent 8133A時鐘發(fā)生器和4通道高速示波器。

演示設(shè)計

評估板包含三個演示，展示了ispClock5406D在時鐘分配應(yīng)用中的關(guān)鍵應(yīng)用：

• ispClock5406D基礎(chǔ)演示：預(yù)編程的基礎(chǔ)演示，展示了ispClock5406D的低抖動、時間/相位偏斜輸出控制和I2C接口等特性。
• 周期抖動測量：演示如何使用信號完整性分析儀連接和測量ispClock5400D的周期抖動性能。
• SERDES參考時鐘：與LatticeECP3串行協(xié)議或I/O協(xié)議板共同演示。
• 視頻參考時鐘：與LatticeECP3視頻協(xié)議板共同演示。

基礎(chǔ)演示操作

基礎(chǔ)演示需要設(shè)置ispClock5400D評估板硬件和測試設(shè)備，以展示ispClock5406D設(shè)備的關(guān)鍵特性，包括調(diào)整偏斜和頻率、可編程頻率、時間和相位延遲、復位功能以及通過板上I2C總線接口對內(nèi)部寄存器的全動態(tài)控制。

時鐘輸出監(jiān)控

要監(jiān)控評估板的Bank 0和Bank2時鐘輸出，可按以下步驟操作：

1. 完成編程電纜的設(shè)置并為評估板供電。
2. 設(shè)置DIP開關(guān)SW1的3和4為ON，其他開關(guān)為OFF，此時藍色LOCK LED亮起，表示片上PLL穩(wěn)定并鎖定到參考時鐘。
3. 啟動PAC - Designer，打開Base_Demo_CLK5406D.PAC項目并保存為新修訂版本。
4. 選擇查看ispCLK輸出摘要，默認演示將監(jiān)控由BANK_0和BANK_2驅(qū)動的LVDS輸出。
5. 如果評估板尚未用演示項目編程，按下工具欄上的下載圖標，更新JEDEC編程文件。
6. 將高速示波器探頭連接到BANK0 P、N和BANK2 P、N的SMA插座，設(shè)置示波器輸入通道為50歐姆終端。

修改時鐘時間偏斜

為了消除輸出BANK_0和BANK_2之間由于設(shè)備和電纜寄生引起的固有偏斜，可以按以下步驟修改時鐘時間偏斜：

1. 調(diào)整示波器僅顯示BANK0_P和BANK2_P信號，重疊信號以比較相對偏斜。
2. 在PAC - Designer中選擇工具 > 設(shè)計實用程序，打開ispPAC - CLK54_Skew_Editor.exe。
3. 使用鼠標拖動Bank 2時間波形的上升沿，調(diào)整時間偏斜。
4. 點擊寫入原理圖按鈕，更新項目的時間偏斜設(shè)置。
5. 按下工具欄上的下載圖標，更新JEDEC編程文件。

反轉(zhuǎn)時鐘輸出

要反轉(zhuǎn)ispClock5406D的輸出，可以按以下步驟操作：

1. 在PAC - Designer原理圖視圖中，雙擊BANK_2 + /BANK_2 - 輸出塊。
2. 在對話框中選擇Inverted = Yes，更新項目的輸出設(shè)置。
3. 按下工具欄上的下載圖標，更新JEDEC編程文件。

修改時鐘相位偏斜

修改時鐘相位偏斜的步驟如下：

1. 在PAC - Designer中選擇編輯 > 符號，打開相位偏斜管理器。
2. 選擇適當?shù)倪x項，如Skew Step = Fine，BANK_2 Phase Skew = 4PUD。
3. 按下工具欄上的下載圖標，更新JEDEC編程文件。

修改參考時鐘源輸入

評估板提供100 MHz（REFA）和156.25 MHz（REFB）參考時鐘源，可以通過ispClock5406D用戶可編程控制和狀態(tài)USER引腳調(diào)整片上REFSEL信號，選擇不同的參考時鐘源。

通過I2C總線接口進行系統(tǒng)更改

I2C接口允許對ispClock5406D設(shè)備的許多參數(shù)進行覆蓋，并對幾乎所有相位、時間、參考和頻率設(shè)置進行系統(tǒng)更改。設(shè)置I2C ispDOWNLOAD電纜接口后，可以通過I2C實用程序?qū)敵鲞M行系統(tǒng)更改，如調(diào)整時間偏斜、相位偏斜等。還可以通過I2C接口對ispClock5406D設(shè)備進行軟復位和全復位操作。

周期抖動測量

要進行周期抖動測量，需要設(shè)置ispClock5400D評估板硬件和Wavecrest（Gigamax）SIA3000D分析儀。具體步驟包括對SIA - 3000D進行擴展定時器校準，設(shè)置時鐘分析工具進行周期抖動測量，以及對評估板進行相應(yīng)的設(shè)置和編程。

SERDES和視頻時鐘源演示

ispClock5406D可以作為LatticeECP3串行協(xié)議板和視頻協(xié)議板的時鐘源，提供低抖動的時鐘信號。相關(guān)文檔AN6081詳細描述了其在XAUI應(yīng)用和270 MHz SDI視頻應(yīng)用中的低抖動性能特性。

編程與設(shè)置

下載演示設(shè)計

可以從Lattice網(wǎng)站的ispClock5400D評估板網(wǎng)頁下載演示設(shè)計的源文件和編程文件，并將其提取到硬盤的可訪問位置。

導出JEDEC編程文件

使用PAC - Designer軟件可以重新導出任何ispClock5406D演示項目的JEDEC編程文件，具體步驟包括安裝和授權(quán)PAC - Designer軟件，下載演示源文件，打開項目文件，選擇導出Jedec文件并指定保存位置。

使用PAC - Designer編程

要將ispClock5406D恢復到工廠設(shè)置或加載替代演示設(shè)計，可以使用PAC - Designer軟件對評估板進行重新編程。編程過程包括連接編程電纜和電源，設(shè)置編程電纜接口，打開項目文件并下載編程文件。

評估板詳細特性

DIP開關(guān)

評估板提供一個8位置DIP開關(guān)（SW1），用于常見的調(diào)整，可大致分為參考振蕩器控制、PLL控制、輸出使能和VCCO控制四個部分。

輸入/輸出連接

評估板采用從SMA連接器到匹配的50歐姆微帶傳輸線的錐形過渡，所有輸出傳輸線的長度與感測信號（REFA、REFB和FEEDBACK）相匹配，以支持準確的定時測量。J16頭提供了對ispClock5406D關(guān)鍵控制和監(jiān)控引腳的訪問。

板外時鐘連接

可以通過連接到REFB_P（J2）SMA連接器使用板外CMOS時鐘，使用CMOS參考時鐘時，需要對負差分輸入進行偏置。也可以通過移動零歐姆電阻并連接外部差分時鐘源來驅(qū)動ispClock5406D。

板上終端

評估板支持多種板上終端方案，不同的輸出模式（如LVDS、MLVDS、LVPECL、SSTL、eHSTL/HSTL、HCSL）需要不同的終端配置。

電源供應(yīng)連接

評估板由一個能夠提供一安培或更多電流的12V至5V電源供電，可以通過J13的2.5mm同軸電源插頭或J11和J12的香蕉插頭供電。板上的電源經(jīng)過調(diào)節(jié)，為VCCD、VCCA和VCCJ提供3.3V電源，另一個可調(diào)調(diào)節(jié)器為銀行3和5提供VCCO。

故障排除與環(huán)境要求

在使用PAC - Designer 5.2時，ispClock5406D I2C實用程序的PLL控制對話框可能會出現(xiàn)顯示問題，可以通過重命名相關(guān)文件來解決。評估板的存儲溫度應(yīng)在 - 40°C至100°C之間，推薦的工作溫度為0°C至55°C，并且需要進行適當?shù)姆漓o電處理。

總結(jié)

ispClock5400D評估板為電子工程師提供了一個全面的平臺，用于評估和設(shè)計時鐘分配應(yīng)用。通過豐富的演示設(shè)計和詳細的操作指南，工程師可以深入了解ispClock5406D設(shè)備的特性和功能，實現(xiàn)高性能的時鐘分配設(shè)計。你在使用類似評估板的過程中遇到過哪些有趣的問題或挑戰(zhàn)呢？歡迎在評論區(qū)分享你的經(jīng)驗。