5月25日，電氣電子工程師學(xué)會(huì)（IEEE）國(guó)際電路與系統(tǒng)研討會(huì)（ISCAS 2026）在上海舉行。華為公司董事、半導(dǎo)體業(yè)務(wù)部總裁何庭波發(fā)表題為《半導(dǎo)體新路徑探索與實(shí)踐》的主旨演講，正式發(fā)布了“韜（τ）定律”。這是中國(guó)在全球半導(dǎo)體領(lǐng)域首次提出指導(dǎo)產(chǎn)業(yè)發(fā)展的新原則。

近年來(lái)，主導(dǎo)半導(dǎo)體產(chǎn)業(yè)半個(gè)多世紀(jì)的摩爾定律正面臨嚴(yán)峻的物理極限和經(jīng)濟(jì)效益雙重挑戰(zhàn)。晶體管幾何縮微放緩，成本紅利逐漸消退，先進(jìn)工藝節(jié)點(diǎn)下單顆芯片的設(shè)計(jì)成本已突破十億美元。如何在傳統(tǒng)工藝路徑之外找到可持續(xù)的發(fā)展方向，已成為全球半導(dǎo)體行業(yè)的共同命題。華為給出的答案是——“韜（τ）定律”。

一、從“幾何縮微”到“時(shí)間縮微”

“韜”是希臘字母τ（tau）的漢語(yǔ)音譯。在電路理論中，τ代表時(shí)間常數(shù)——信號(hào)從一種狀態(tài)切換到另一種狀態(tài)所需要的時(shí)間。τ越小，電路切換越快，芯片性能也就越高。

華為提出的“韜定律”，其核心主張是以 “時(shí)間（τ）縮微”替代“幾何縮微” ，作為半導(dǎo)體與電子系統(tǒng)演進(jìn)的新指導(dǎo)原則。所謂“幾何縮微”，就是傳統(tǒng)上不斷縮小晶體管尺寸來(lái)提升密度和性能的發(fā)展路徑——把房間做得更小，塞下更多的人。而“時(shí)間縮微”的邏輯則完全不同：它不把發(fā)力點(diǎn)放在工藝線寬的持續(xù)壓縮上，而是以系統(tǒng)性降低時(shí)間常數(shù)τ為戰(zhàn)略目標(biāo)，通過(guò)架構(gòu)創(chuàng)新和系統(tǒng)優(yōu)化讓信號(hào)在芯片里跑得更快、等待更少——相當(dāng)于不強(qiáng)行壓縮空間，而是把走廊拉直、把樓梯改成電梯，讓信息傳遞更快、處理更高效，從而在有限面積內(nèi)持續(xù)提升晶體管密度和系統(tǒng)性能。

用更通俗的話來(lái)說(shuō)，“韜定律”的性能提升本質(zhì)，是將重心從“空間維度”轉(zhuǎn)移到了“時(shí)間維度”。傳統(tǒng)摩爾定律將晶體管物理尺寸作為核心優(yōu)化變量，是在一維賽道上比拼工藝線寬；而“韜定律”將時(shí)間常數(shù)τ作為統(tǒng)一優(yōu)化目標(biāo)，可調(diào)動(dòng)的變量維度遠(yuǎn)多于幾何尺寸——包括互連線電阻、寄生電容、布線拓?fù)?、邏輯折疊層數(shù)、系統(tǒng)互聯(lián)協(xié)議等多個(gè)維度，優(yōu)化空間從“一維”擴(kuò)展到了“多維”。

二、邏輯折疊：實(shí)現(xiàn)“時(shí)間縮微”的核心技術(shù)

要實(shí)現(xiàn)“時(shí)間縮微”，關(guān)鍵在于“邏輯折疊”。邏輯折疊的本質(zhì)思路，是用“時(shí)間復(fù)用”代替“空間復(fù)制”：把原本在平面上鋪開(kāi)的電路“折”起來(lái)，將大規(guī)模并行邏輯壓縮到更小的物理面積里運(yùn)行。華為將數(shù)字、模擬和存儲(chǔ)電路劃分到垂直堆疊的活動(dòng)層中，由單層擴(kuò)展至雙層乃至多層布局，從而大幅縮短關(guān)鍵信號(hào)的物理走線長(zhǎng)度，降低RC延遲負(fù)載，實(shí)現(xiàn)晶體管等效密度的提升。

傳統(tǒng)芯片設(shè)計(jì)好比不斷縮小磚塊來(lái)蓋更多的平房；而邏輯折疊則相當(dāng)于在同樣面積的土地上，把“平房”改建成“樓房”，通過(guò)多層堆疊突破性能天花板，無(wú)需繼續(xù)縮小磚塊本身。

在量產(chǎn)實(shí)踐中，邏輯折疊已經(jīng)取得了可觀的成果：在固定器件節(jié)點(diǎn)上，華為將晶體管密度從155 MTr/mm2階段性提升到238 MTr/mm2，單代提升幅度相當(dāng)于以前需要三年幾何縮放才能實(shí)現(xiàn)；SoC性能核心能效提升41%，最大時(shí)鐘頻率提升近13%；雙層折疊架構(gòu)下，時(shí)鐘緩沖器數(shù)量減少50%以上，布線長(zhǎng)度縮短約30%。

三、四大技術(shù)路徑：覆蓋從器件到系統(tǒng)的全棧優(yōu)化

“韜定律”并非單點(diǎn)技術(shù)改良，而是構(gòu)建了貫穿器件、電路、芯片到系統(tǒng)層面的多層級(jí)協(xié)同優(yōu)化體系：

器件層面：通過(guò)優(yōu)化晶體管和互連電阻及寄生電容，從物理底層最大限度縮微器件級(jí)時(shí)間常數(shù)τ。

電路層面：通過(guò)邏輯折疊技術(shù)突破傳統(tǒng)平面布局的物理邊界，顯著縮短關(guān)鍵路徑的走線長(zhǎng)度并有效降低信號(hào)傳播的電阻和電容負(fù)載，實(shí)現(xiàn)晶體管密度和電路性能的大幅提升。

芯片層面：通過(guò)“軟件、架構(gòu)、芯片”的全棧軟硬芯協(xié)同設(shè)計(jì)，基于實(shí)際工作負(fù)載實(shí)現(xiàn)指令流和數(shù)據(jù)流的細(xì)粒度控制，提高系統(tǒng)級(jí)并行度和效率，大幅降低端到端執(zhí)行時(shí)間。

系統(tǒng)層面：定義靈衢總線，重構(gòu)計(jì)算系統(tǒng)互聯(lián)協(xié)議，實(shí)現(xiàn)超節(jié)點(diǎn)的統(tǒng)一內(nèi)存編址和原生內(nèi)存語(yǔ)義，大幅降低系統(tǒng)通信時(shí)延。

從器件到系統(tǒng)，全鏈路圍繞一個(gè)目標(biāo)——壓縮時(shí)間常數(shù)τ，各個(gè)層面彼此配合、層層遞進(jìn)。

“韜定律”的意義，本質(zhì)上是從過(guò)去半個(gè)多世紀(jì)以晶體管數(shù)量驅(qū)動(dòng)的“晶體管中心主義”，轉(zhuǎn)向以時(shí)間利用率為核心的“時(shí)延中心主義”。性能不再只看堆了多少晶體管，而看硬件在單位時(shí)間內(nèi)的有效利用效率。這不是對(duì)物理極限的顛覆，而是對(duì)整個(gè)系統(tǒng)效率的重構(gòu)——在不依賴(lài)最先進(jìn)光刻設(shè)備的條件下，通過(guò)架構(gòu)創(chuàng)新和系統(tǒng)設(shè)計(jì)，持續(xù)推動(dòng)半導(dǎo)體與電子系統(tǒng)向前演進(jìn)。

正如何庭波在演講中所說(shuō)：“未來(lái)一定屬于開(kāi)放合作。在半導(dǎo)體演進(jìn)的路徑上，沒(méi)有一家企業(yè)可以獨(dú)自完成所有答案。在‘韜（τ）定律’的路徑下，我們期待與全球科學(xué)家、工程師和產(chǎn)業(yè)伙伴緊密合作，共同推動(dòng)半導(dǎo)體與電子產(chǎn)業(yè)持續(xù)發(fā)展?！?br />
審核編輯 黃宇