對于SoC、AI、網(wǎng)絡(luò)芯片和控制類ASIC來說，動態(tài)功耗依然是功耗預(yù)算中的大頭，而動態(tài)功耗里這類功耗值得關(guān)注：信號在跳變，電路在耗電，但這些跳變并沒有真正影響設(shè)計功能。這類功耗可以概括為由“無效開關(guān)”引起的動態(tài)功耗浪費。在此次DVCon China會議上的這篇論文《基于無效開關(guān)功耗分析的功耗優(yōu)化》，給出了一種優(yōu)化思路，這篇文章針對動態(tài)功耗的優(yōu)化，提出一種方法：將器件分類，識別可分析器件的無效開關(guān)時段，并按條件向后傳播合并，再依據(jù)時段分布，通過調(diào)整時鐘頻率與信號狀態(tài)減少無效翻轉(zhuǎn)，從而有效降低芯片整體動態(tài)功耗。

注：本文核心技術(shù)點來自DVCon收錄論文《Dynamic Power Optimization Based on Ineffective Switching Events》

關(guān)鍵詞：動態(tài)功耗，功耗優(yōu)化

作者：Yuchuan Xiao , 英諾達(成都)電子科技有限公司

背景介紹

芯片總功耗由三個主要部分組成：動態(tài)功耗、靜態(tài)功耗和短路功耗。其中，動態(tài)功耗由邏輯門的開關(guān)活動產(chǎn)生——具體表現(xiàn)為信號在工作期間邏輯狀態(tài)之間的跳變。在現(xiàn)代設(shè)計中，動態(tài)功耗通常是功耗的主要來源。因此，優(yōu)化開關(guān)功耗可以成比例地降低整體功耗。

然而，并非所有的開關(guān)事件都對功能輸出有貢獻。這些非功能性跳變所消耗的功耗在此被定義為無效功耗。當信號跳變在電路中傳播但未改變最終計算結(jié)果時，就會產(chǎn)生無效功耗。

受控組合邏輯實例

對于受控組合邏輯實例，假設(shè)控制信號的波形是預(yù)先已知的(例如來自邏輯仿真或基于向量的分析)。這種先驗知識可以直接識別無效開關(guān)事件：當控制信號保持控制值時，相關(guān)數(shù)據(jù)輸入上的跳變被標記為無效，并在固有引腳(Intrinsic Pin)上生成相應(yīng)的無效時間段(Ineffective Time Interval, ITI)。

無效時間段(ITI)的向上游傳播與合并

如圖所示，只有在收集了驅(qū)動實例(i1)輸出網(wǎng)格上所有下游實例(如i2和i3)的ITI后，向上游的傳播才會進行。

一旦這些時間段在i1的輸出引腳匯合，它們將被合并形成一個完整的非活躍窗口。該合并后的ITI隨后通過實例反向傳播到其輸入引腳，使該過程能夠繼續(xù)向游傳播。這種依賴關(guān)系確保在優(yōu)化上游邏輯之前，已考慮了所有下游的屏蔽條件。

跨網(wǎng)格和實例的ITI合并規(guī)則

在扇出匯合點合并ITI(通過網(wǎng)格)：

ITI(驅(qū)動端) = ∩ ITI(所有扇出端)

在傳輸引腳(Transit Pin)處的ITI計算：

ITI(傳輸輸入引腳) = ∩ ITI(所有輸出端) ∩ (傳輸輸入引腳)

在固有引腳(Intrinsic Pin)處的ITI傳播與累加：

ITI(固有引腳) = ∩ ITI(所有輸出端) ∪ ITI(固有引腳)

邏輯實例與實例引腳的分類

根據(jù)開關(guān)事件是否傳播到下游階段，組件被劃分為可分析集和不可分析集。具體而言，可分析集包括時序邏輯實例和帶有控制信號的組合邏輯實例，因為這些組件具有最高的功耗優(yōu)化潛力。

與可分析組件相關(guān)的輸入引腳定義為固有引腳(Intrinsic Pin)，而所有其他實例引腳分類為傳輸引腳(Transit Pin)。該方法首先在每個固有引腳上初始化ITI。隨后，這些時間段通過邏輯網(wǎng)絡(luò)向上游反向傳播，穿過傳輸引腳和中間的固有引腳，以最大化功耗降低的機會。

時序邏輯實例

識別時鐘和觸發(fā)特性：識別時鐘輸入引腳并確定實例的觸發(fā)機制(例如上升沿、下降沿或電平敏感)。

基于狀態(tài)轉(zhuǎn)換生成ITI：根據(jù)輸出狀態(tài)分析，為數(shù)據(jù)輸入引腳分配ITI。如果盡管輸入發(fā)生跳變，觸發(fā)器輸出仍保持不變，則數(shù)據(jù)引腳上相應(yīng)的時間段被標記為無效。

通過邏輯實例的ITI傳播規(guī)則

傳播在以下實例類型處終止：

黑盒實例：內(nèi)部邏輯未定義，無法進行準確的時間段計算。

宏模塊(Macro Blocks)：具有固定時序和功耗特性的預(yù)表征單元。

主要輸入(PI)：無法在內(nèi)部進行門控的外部信號源。

I/O焊盤(Pads)：核心邏輯域之外的物理接口引腳。

存儲器實例(Memory)：內(nèi)部邏輯未知。

時序與受控實例的傳播路徑：

寄存器/寄存器組(Flip Flop)：Qn -> Dn, QNn -> Dn

時鐘門控集成單元(CGIC)：Q -> D, QN -> D, OB -> null

鎖存器/鎖存器組(Latch)：Qn -> Dn, QNn -> Dn

特殊組合邏輯單元的傳播規(guī)則：

寬多路復(fù)用器/多路復(fù)用器(MUX / N-to-1 MUX)：(根據(jù)控制狀態(tài)選擇)On -> Dn

選擇邏輯(Selector)：輸出 -> 數(shù)據(jù)引腳

標準組合邏輯單元的傳播規(guī)則：

標準邏輯門：輸出 -> 所有輸入

優(yōu)化

該方法分析所有可分析實例中ITI的統(tǒng)計分布。此分析生成一份綜合報告，識別整個設(shè)計中具有高影響力的優(yōu)化機會。根據(jù)該報告，設(shè)計人員可以通過以下幾種優(yōu)化策略降低無效開關(guān)功耗：

時鐘頻率調(diào)整：針對ITI密度較高的特定時鐘域修改時鐘頻率。

實例開關(guān)控制：插入時鐘門控(Clock Gating)或數(shù)據(jù)門控(Data Gating)單元，在無效時間段內(nèi)禁用開關(guān)活動。

RTL重構(gòu)：將碎片化的ITI整合為更長、更具操作性的門控窗口。

設(shè)計重設(shè)計：針對無效功耗占總動態(tài)功耗比例較大的關(guān)鍵邏輯錐進行架構(gòu)重新設(shè)計。

讓低功耗優(yōu)化從經(jīng)驗驅(qū)動走向數(shù)據(jù)驅(qū)動

傳統(tǒng)低功耗優(yōu)化很依賴工程師經(jīng)驗，但在復(fù)雜芯片中，僅靠經(jīng)驗很容易遺漏隱藏在控制邏輯、非選中路徑和未采樣窗口中的浪費。無效開關(guān)分析提供了一種更細粒度、更可解釋的視角：它不只是統(tǒng)計翻轉(zhuǎn)次數(shù)，而是判斷這些翻轉(zhuǎn)是否真正有用。

對芯片設(shè)計工程師而言，這類分析的價值主要體現(xiàn)在三個方面。首先，它可以把動態(tài)功耗拆解為有效與無效兩部分，讓功耗優(yōu)化不再停留在總量統(tǒng)計。其次，它可以沿網(wǎng)表反向定位無效翻轉(zhuǎn)的源頭，減少工程師在波形和層級中盲查的時間。最后，它可以與現(xiàn)有低功耗手段結(jié)合，幫助團隊決定在哪里插入門控邏輯、在哪里保持數(shù)據(jù)、在哪里調(diào)整控制路徑，從而以更小的設(shè)計改動獲得更確定的功耗收益。

英諾達旗下的低功耗分析與優(yōu)化工具EnFortius凝鋒RPE(ERPE)已經(jīng)深度集成了這一分析流程。ERPE能夠自動識別設(shè)計中的無效開關(guān)事件，生成詳盡的ITI分布報告，并精準定位功耗浪費的熱點，幫助設(shè)計團隊在RTL階段就實現(xiàn)顯著的功耗收益。

目前ERPE產(chǎn)品已在多家頭部芯片設(shè)計公司落地應(yīng)用，歡迎廣大設(shè)計工程師聯(lián)系試用，共同探索更高效的低功耗設(shè)計路徑。

英諾達 EDA 巡回研討會即將開啟!

為了與廣大設(shè)計工程師深度探討低功耗設(shè)計、驗證自動化及先進EDA技術(shù)，英諾達2026 EDA巡回研討會即將拉開帷幕!

屆時，我們的技術(shù)專家將親臨現(xiàn)場，不僅會深度拆解EDA工具的核心功能與應(yīng)用案例，還將分享更多關(guān)于SoC級功耗管理、靜態(tài)驗證及EDA工具實戰(zhàn)經(jīng)驗。

關(guān)于英諾達

英諾達(成都)電子科技有限公司是一家由行業(yè)資深人士創(chuàng)立的本土EDA企業(yè)，公司堅持以客戶需求為導(dǎo)向，幫助客戶實現(xiàn)價值躍升，為中國半導(dǎo)體產(chǎn)業(yè)提供卓越的EDA解決方案。公司的長期目標是通過EDA工具的研發(fā)和上云實踐，參與國產(chǎn)EDA完整工具鏈布局并探索適合中國國情的工業(yè)軟件上云的路徑與模式，賦能半導(dǎo)體產(chǎn)業(yè)高質(zhì)量發(fā)展。公司的主營業(yè)務(wù)包括：EDA軟件研發(fā)、IC設(shè)計云解決方案以及IC設(shè)計服務(wù)。