瑞典的研究人員在碳化硅（SiC）上生長出更薄的IIIA族氮化物結(jié)構(gòu)，以期實現(xiàn)高功率和高頻薄層高電子遷移率晶體管（T-HEMT）和其他器件。

從圖1可以看出，新結(jié)構(gòu)采用高質(zhì)量的60nm無晶界氮化鋁（AlN）成核層，而不是大約1-2μm厚的氮化鎵（GaN）緩沖層，以避免大面積擴展缺陷。成核層允許高質(zhì)量的GaN在0.2μm的厚度內(nèi)生長。

圖1：（a）常規(guī)和（b）低TBR AlN成核，沿GaN / AlN / SiC界面沿[11-20]方向的橫截面TEM圖像。（c）GaN /低TBR AlN NL / SiC的HRTEM圖像。（d）GaN /低TBR AlN NL界面處的HRTEM。（e）低TBR AlN NL / SiC界面處HRTEM圖像。

正常厚度的緩沖層用于轉(zhuǎn)變和降低由于GaN和SiC之間3.5％晶格失配所引起的缺陷。需注意的是GaN與藍寶石和硅等其他襯底的失配率要高得多。這樣的緩沖層會為高功率和高頻器件帶來許多問題。這些層通常會摻雜碳或鐵以增加電阻，目的是將電流限制在溝道區(qū)域，避免寄生傳導的泄漏效應(yīng)。這些摻雜無會產(chǎn)生電荷俘獲狀態(tài)，這可能導致其對性能的負面影響，例如射頻操作中的電流崩潰。

另外，較薄的器件還應(yīng)具有較低的熱阻，從而改善熱管理。來自SweGaN AB，查爾姆斯理工大學和林雪平大學的團隊評論說：“GaN / AlN / SiC界面產(chǎn)生的空洞和位錯等結(jié)構(gòu)缺陷會引入熱邊界電阻（TBR），導致HEMT中通道溫度升高30-40%。”

降低昂貴材料的需求量是該項工作的另一個亮點。據(jù)研究人員估計，包括前體和氣體在內(nèi)的原材料需求量將降低90％，同時由于所需的生長時間縮短，處理成本也隨之降低。

新的AlN成核工藝避免了導致柱狀生長的顆粒狀形態(tài)的產(chǎn)生——造成的這種缺陷會被帶入覆蓋的GaN中。通常情況下，顆粒形態(tài)的產(chǎn)生是由于生長表面上鋁原子的低遷移率造成的。

IIIA氮化物材料在硅面4H-SiC上生長。熱壁金屬有機化學氣相沉積法（MOCVD）用于制造具有60nm AlN成核，200nm GaN溝道，高達1.5nm的AlN中間層，10-14nm AlGaN勢壘（~30％Al）的外延結(jié)構(gòu)，和2nm GaN蓋帽層。采用低熱邊界電阻（低TBR）技術(shù)生產(chǎn)的60nm AlN可由熱壁生長實現(xiàn)。

盡管結(jié)構(gòu)厚度更薄，但在低108 /cm-2范圍內(nèi)的穿透位錯密度比具有相同厚度的典型GaN層低兩個數(shù)量級，研究人員如此估計。在具有2nm GaN帽和14nm Al0.29Ga0.71N勢壘的結(jié)構(gòu)上的非接觸式霍爾測量得到9.8×1012/cm2的二維電子氣（2DEG）密度和2050cm2 / V-s遷移率。薄層電阻為315Ω/m2。

測試T-HEMT是在具有2nm GaN帽，10nm Al0.3Ga0.7N勢壘和1nm AlN中間層的材料上制備的。基于鉭的觸點用于源極/漏極，接觸電阻為0.3Ω-mm。

圖2：（a）直流漏極電流 - 電壓（IDS-VDS）特性，（b）傳輸特性以及10V漏極偏置（VDS）下的柵極和漏極電流與柵極電壓（VGS）的函數(shù)關(guān)系，（c）跨導（gm）作為柵極電位的函數(shù)，和（d）作為T-HEMT的VDSQ的函數(shù)的射頻輸出功率密度。（e）沒有頂部活性層的異質(zhì)結(jié)構(gòu)的垂直和側(cè)向擊穿特性。

該器件實現(xiàn)了1.1A / mm的高導通電流密度和1.3Ω-mm的低歸一化導通電阻。（圖2）飽和電流可維持高達30V的漏極偏壓。采用10V漏極偏壓時，夾斷很明顯，跨導達到500mS / mm。閾值擺幅取決于柵極長度：0.1μm為250mV / decade，0.2μm為130mV / decade。對于0.1μm和0.2μm的柵極，擊穿電壓分別為70V和140V。

研究人員表明“擊穿電壓和柵極長度之間的線性關(guān)系表明，由于柵極長度和柵極 - 漏極間距的限制，擊穿是橫向發(fā)生的?！?/p>

柵極 - 漏極間距為2μm，遠遠低于通常用于GaN HEMT的通常10-20μm，目的是為了提高功率性能。而傳統(tǒng)的GaN功率HEMT具有微米級的柵極長度。

30GHz時的負載牽引測量在40V漏極 - 源極靜態(tài)偏置（VDSQ）下產(chǎn)生5.8W / mm的峰值射頻功率密度。

在沒有上AlN / AlGaN層的外延疊層上的擊穿測量在橫向和垂直方向上產(chǎn)生高達1.5kV擊穿電壓。該團隊說：“在這兩種情況下，擊穿是由于觸點的不良劃定。因此，預期堆疊的實際擊穿電壓會更高。也就是說，擊穿受表面限制，并證實沒有界面載體?！?/p>