概述

AD5532 32通道，14位電壓輸出D / A轉(zhuǎn)換器可用于DAC模式（用于訪問(wèn)數(shù)字數(shù)據(jù)的多個(gè)模擬表示）或無(wú)限 采樣保持（ISHA）模式（用于存儲(chǔ)和訪問(wèn)模擬數(shù)據(jù)的模擬表示）。 DAC具有14位單調(diào)性，但只有±0.39％的積分非線(xiàn)性。本文介紹如何校準(zhǔn)DAC以提供14位性能。

在 DAC 模式下，所選DAC寄存器通過(guò)3線(xiàn)寫(xiě)入串行接口;然后更新該DAC的模擬輸出（VOUT）以反映DAC寄存器的新內(nèi)容。 DAC選擇通過(guò)五個(gè)地址位A0-A4完成。參考電壓，OFFS_IN引腳施加的電壓和輸出放大器的增益相結(jié)合，決定了AD5532的輸出范圍。

在 ISHA 模式下，輸入電壓VIN ，被采樣并轉(zhuǎn)換成數(shù)字字。所選（ n ）輸出緩沖器（增益和偏移級(jí)）的同相輸入在采集期間與VIN相連，以避免在 n DAC時(shí)出現(xiàn)瞬態(tài)雜散輸出獲取正確的代碼，最大步長(zhǎng)為16μs。然后，更新的DAC輸出連接到 n 輸出緩沖器的同相輸入，并控制其輸出電壓。由于通道輸出電壓實(shí)際上是具有固定輸入的DAC的輸出，因此沒(méi)有與之相關(guān)的下垂。只要器件保持通電，輸出電壓將保持不變，直到該通道再次被尋址為止。

模擬輸出限制在VSS + 2 V至VDD - 2 V范圍內(nèi)，因?yàn)檩敵龇糯笃鞯脑Ａ肯拗?。器件工作在AVCC = 5 V±5％，DVCC = 2.7 V至5.25 V，VSS = -4.75 V至-16.5 V，VDD = 8 V至16.5 V;它需要在REF_IN上提供穩(wěn)定的+ 3-V基準(zhǔn)電壓，以及OFFS_IN上的偏移電壓。

在DAC工作模式下，AD5532的DAC保證單調(diào)至14位（差分非線(xiàn)性<1） LSB） - 理想地適用于閉環(huán)控制應(yīng)用。然而，精度受到節(jié)省空間的串DAC結(jié)構(gòu)的限制。 DAC的指定積分非線(xiàn)性（INL）誤差是14位器件中滿(mǎn)量程（典型值為0.15％）或64（典型值為24.5）最低有效位的最大值的0.39％。因此，我們可以說(shuō)最壞情況下的DAC積分線(xiàn)性度與8位器件相當(dāng)，即使它具有14位分辨率。

這種最壞情況的性能水平對(duì)于許多應(yīng)用來(lái)說(shuō)是可以接受的特別是考慮到AD5532可以在任何時(shí)候經(jīng)濟(jì)而緊湊地存儲(chǔ)和讀出32個(gè)模擬數(shù)據(jù)點(diǎn)，其分辨率為61萬(wàn)分之一。但是有許多應(yīng)用，盡管這種性能是必不可少的，但也需要更高的準(zhǔn)確性。我們的目的是展示一種方法，使用一個(gè)控制器和最多8,192個(gè)存儲(chǔ)器插槽，校準(zhǔn)AD5532的全14位性能，每個(gè)DAC最多只有256個(gè)校準(zhǔn)系數(shù)（128個(gè)數(shù)據(jù)點(diǎn)）。圖2顯示了可以獲得的改進(jìn)類(lèi)型。

下面介紹基本的DAC架構(gòu)和校準(zhǔn)方法，可以輕松實(shí)現(xiàn)以實(shí)現(xiàn)1 LSB的INL誤差水平。

DAC架構(gòu)

常見(jiàn)的串DAC 是最古老，最簡(jiǎn)單的DAC電路概念之一。電阻串DAC實(shí)現(xiàn)本質(zhì)上是單調(diào)的，其特點(diǎn)是簡(jiǎn)單，尺寸?。總€(gè)電阻）和低功耗。但是一個(gè)主要的缺點(diǎn)是需要2個(gè) ^N 電阻來(lái)直接實(shí)現(xiàn)它 - 例如，14位的16,384。為了減少電阻和芯片尺寸，AD5532包含兩個(gè)128電阻串（7位） - 一個(gè)用于7個(gè)更高有效位的主串DAC和一個(gè)7位子串DAC?；炯軜?gòu)如圖3所示（美國(guó)專(zhuān)利5,969,657）。子串DAC跨越主串，總是與主串電阻之一并聯(lián)。

直接乘法電位器式電阻DAC的步長(zhǎng)非線(xiàn)性由于子串的變量加載與主串并行。但在AD5532等DAC中，子串的加載在所有級(jí)別都是相同的，并且不作為主要誤差源處理，而是作為DAC傳遞函數(shù)的特性。子串加載誤差為1 LSB。

AD5532 DAC采用上述架構(gòu)，由7位串主DAC（128電阻）和7位串子組成-DAC（127個(gè)電阻），用于橋接主DAC的各個(gè)電阻。積分非線(xiàn)性誤差（INL）由主DAC電阻的匹配決定。子DAC提供傳輸功能的較低127個(gè)代碼。子DAC的線(xiàn)性度可以通過(guò)分段線(xiàn)性段來(lái)近似。

DAC傳遞函數(shù)：

AD5532上的主DAC通常從DACGND提升50 mV（通過(guò)DAC底部的電阻器）。因此DAC的底部通常為50 mV，而DAC的頂部通常為V _ref 。圖4顯示了如何為單個(gè)通道導(dǎo)出標(biāo)稱(chēng)DAC傳遞函數(shù)。

適用于AD5532的標(biāo)準(zhǔn)DAC傳遞函數(shù)為：

其中：

N =十進(jìn)制的DAC代碼值（0

V _{ref_top} = V _ref 和V _{ref_bottom} = 50 mV（典型值）

然后輸出級(jí)放大并偏移V _dac 輸出，如下所示：

其中：

增益是通常是3.52和 V _{offs_In} 是用戶(hù)程序的任何內(nèi)容。

對(duì)于V _{offs_In} = 0且V _ref = 3 V

V _out （零碼）= 3.52 * 50mV = 176 mV（典型值）

V _out （中等比例）= 3.52 * 1.525V = 5.368 V（典型值）

V _out （已滿(mǎn)） -scale）= 3.52 * 3V = 10.56V（典型值）

校準(zhǔn)方案：

如上所述，此校準(zhǔn)方案適用于AD5532系列中的所有器件。整個(gè)INL曲線(xiàn)可以被認(rèn)為是128個(gè)分段線(xiàn)性段 - 對(duì)應(yīng)于上部串中的電阻值的偏差 - 然后在下部串中線(xiàn)性插值。因?yàn)樯想娮璐械男‰娮杵?- 在14位電平產(chǎn)生顯著的非線(xiàn)性 - 將在通道與通道之間變化，并且部分之間沒(méi)有“典型”的INL曲線(xiàn);每個(gè)DAC都需要單獨(dú)校準(zhǔn)。此處列出的校準(zhǔn)方案使用 Mx + C 近似對(duì)每個(gè)段中的校正值生成對(duì)低128位代碼的校正。 C 是段開(kāi)頭所需的校正， M 是存儲(chǔ)到下一段開(kāi)頭的斜率， x 是模擬比率對(duì)應(yīng)于給定的7位代碼。

因此，用戶(hù)可以通過(guò)測(cè)量每個(gè)預(yù)期值和實(shí)際值之間的差值 C 來(lái)開(kāi)發(fā)校準(zhǔn)表。在上面128個(gè)代碼中，計(jì)算增量斜率（ M ），并將每個(gè)值存儲(chǔ)在內(nèi)存中每128個(gè)點(diǎn)間隔，如圖5所示。然后，在運(yùn)行時(shí)，確定段，因而 C＆amp; M ，從高7位開(kāi)始，計(jì)算由低7位確定的內(nèi)插值，并將校正應(yīng)用于DAC輸入。

校準(zhǔn)每128個(gè)代碼，即每個(gè)段，將從最壞情況下的14位電平將INL誤差降低到小于±1 LSB，對(duì)于未校準(zhǔn)的DAC，降低到64 LSB。如果所有校正數(shù)據(jù)必須存儲(chǔ)在比8192字更少的存儲(chǔ)器中，則可以通過(guò)將校準(zhǔn)間隔增加到256或512點(diǎn)來(lái)減少校準(zhǔn)點(diǎn)的數(shù)量 - 但這會(huì)降低整體的整體線(xiàn)性度。

圖6是校準(zhǔn)前AD5532 DAC通道的線(xiàn)性誤差圖，通常為10位。在所有這些圖中，Y軸表示以LSB（1 LSB = 61 ppm）表示的線(xiàn)性誤差，而X軸是加載到DAC的14位代碼。

圖7顯示了在執(zhí)行128點(diǎn)校準(zhǔn)后，同一通道上的非線(xiàn)性誤差，如上所述。可以看出，INL誤差現(xiàn)在在±1 LSB范圍內(nèi)。

圖6和圖7中的曲線(xiàn)圖為25°C。附錄A顯示了在25°C下實(shí)施128點(diǎn)校準(zhǔn)方案后-40°C和+ 85°C時(shí)的線(xiàn)性誤差。最壞情況誤差似乎是25°C時(shí)的兩倍。

如上所述，校準(zhǔn)也可以使用較少數(shù)量的校準(zhǔn)點(diǎn)來(lái)實(shí)現(xiàn)。附錄B中說(shuō)明了使用較少校準(zhǔn)點(diǎn)導(dǎo)致的線(xiàn)性誤差的增加。

硬件實(shí)現(xiàn)

圖8顯示了使用AD5532的典型硬件實(shí)現(xiàn)。通常，控制器直接寫(xiě)入AD5532，提供尋址和計(jì)算校準(zhǔn)數(shù)據(jù)輸入值以更新相關(guān)通道。

校準(zhǔn)方案需要添加一個(gè)存儲(chǔ)塊來(lái)存儲(chǔ)DAC傳遞函數(shù)中每個(gè)段的 M 和 C 校準(zhǔn)數(shù)據(jù)。使用128點(diǎn)校準(zhǔn)方案，每個(gè)DAC需要存儲(chǔ)256個(gè)校準(zhǔn)系數(shù)。

校準(zhǔn)完整的AD5532需要存儲(chǔ)8192個(gè)系數(shù)。就存儲(chǔ)器大小而言，斜率系數(shù)（ M ）通常需要6位，偏移系數(shù)（ C ）也需要大約6位。如上所述和附錄B中所述，可以降低所需的存儲(chǔ)器大小，但會(huì)犧牲精度。

在將數(shù)據(jù)寫(xiě)入特定DAC時(shí)，控制器會(huì)獲取輸入代碼并進(jìn)入存儲(chǔ)器以獲取輸入代碼定義的段的相關(guān) M 和 C 系數(shù)。然后控制器執(zhí)行線(xiàn)性插值以確定要寫(xiě)入DAC的正確代碼。

結(jié)論

使用簡(jiǎn)單的插值方案，可以顯著提高線(xiàn)性度的性能。 AD5532系列DAC產(chǎn)品。

我們已經(jīng)證明，在25°C下進(jìn)行128點(diǎn)校準(zhǔn)后，可以實(shí)現(xiàn)14位線(xiàn)性性能。預(yù)校準(zhǔn)線(xiàn)性度通常為8到10位。

升級(jí)現(xiàn)有AD5532以提高計(jì)算能力系統(tǒng)性能所需的一切就是能夠生成校準(zhǔn)信息和提供一個(gè)存儲(chǔ)塊來(lái)存儲(chǔ)校準(zhǔn)系數(shù)。

附錄A.在25°C校準(zhǔn)后其他溫度下的線(xiàn)性度。

圖A1顯示了在單個(gè)AD5532上進(jìn)行128點(diǎn)校準(zhǔn)后的未校準(zhǔn)線(xiàn)性度性能和校準(zhǔn)后線(xiàn)性誤差通道在25°C。圖A2和A3顯示了在25°C下校準(zhǔn)后的性能與溫度的關(guān)系。這些圖顯示了LSB與數(shù)字輸入代碼（x軸）之間的線(xiàn)性誤差（Y軸）。

附錄B.校準(zhǔn)點(diǎn)較少的可實(shí)現(xiàn)性能

最佳通過(guò)實(shí)施128點(diǎn)校準(zhǔn)方案，可以通過(guò)合理的努力來(lái)校準(zhǔn)AD5532。為了減少校準(zhǔn)時(shí)間和存儲(chǔ)器要求，可以以總體精度為代價(jià)來(lái)減少校準(zhǔn)點(diǎn)的數(shù)量。圖B1,2,3,4中的圖表將預(yù)校準(zhǔn)誤差與使用128,64,32和16個(gè)校準(zhǔn)點(diǎn)（25°C）實(shí)現(xiàn)的連續(xù)降低的改進(jìn)進(jìn)行了比較。

我們要感謝Donal Geraghty，Patrick Kirby，John O'Sullivan和Catherine Redmond的寶貴貢獻(xiàn)。