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跟李凡老師學(xué)FPGA之VHDL基礎(chǔ)D01（課堂筆記）

寄存器要自己猜。

阻與不阻隨便來。
常數(shù)當(dāng)作參數(shù)用。
分號(hào)當(dāng)帽頭上戴。

Verilog學(xué)到今天，我們會(huì)總結(jié)一下，Verilog是幾大怪。
有說四大怪，有說八大怪。
業(yè)界總結(jié)了幾大怪，我來說一下。
挺有意思。
學(xué)到今天，我們可以稍微做一下總結(jié)。
如果沒有學(xué)到今天，我們理解不了為什么有幾大怪。
我們馬上就會(huì)來討論VHDL的具體的語法，因?yàn)樗潜容^嚴(yán)謹(jǐn)?shù)摹?/p>

像Verilog的幾大怪，寄存器要自己猜。
我們把它聲明成reg了，但是綜合出來不一定是reg。
它有的時(shí)候是，有的時(shí)候不是。
雖然行為的輸出一定要聲明成reg，但是最后是否得到寄存器，就完全不一定。
就看綜合器了。
它愿意變成寄存器就變成寄存器。
所以說稱之為寄存器要自己猜。

阻與不阻隨便來。
阻塞和非阻塞，有的時(shí)候怎么寫都是對(duì)的。

常數(shù)當(dāng)作參數(shù)用。
這是2005年以前的。
2005以前只有一個(gè)parameter。
常數(shù)參數(shù)是不分的。
常數(shù)要封裝，參數(shù)是要傳遞的。
2005之前，全部只有一個(gè)parameter。
這是他的商業(yè)行為造成的四大怪。

分號(hào)當(dāng)帽頭上戴。
我們知道任何一種語言的分號(hào)都是打在語言的最末尾。
Verilog，世界上只有一種語言，分號(hào)是有的時(shí)候打在上面，有的時(shí)候打在下面。
就是Verilog，沒有第二種語言，有這么混亂。