時(shí)鐘抖動(dòng)和時(shí)鐘偏斜講解
系統(tǒng)時(shí)序設(shè)計(jì)中對(duì)時(shí)鐘信號(hào)的要求是非常嚴(yán)格的，因?yàn)槲覀兯械臅r(shí)序計(jì)算都是以恒定的時(shí)鐘信號(hào)為基準(zhǔn)。但實(shí)際....
PYNQ經(jīng)典項(xiàng)目分享：可重配置IO
上圖為工程項(xiàng)目示意圖。通過(guò)軟硬件劃分，在PS端中負(fù)責(zé)Linux和通信，PL端例化了6個(gè)PR（Part....
Aurora IP建立仿真及測(cè)試
在Vivado軟件中，我們生成好IP后可以可以打開(kāi)帶有例子的工程，進(jìn)行仿真查看LANE_UP和CHA....
為什么在Verilog HDL設(shè)計(jì)中一定要用同步而不能用異步時(shí)序邏輯？
同步時(shí)序邏輯是指表示狀態(tài)的寄存器組的值只可能在唯一確定的觸發(fā)條件發(fā)生時(shí)刻改變。只能由時(shí)鐘的正跳沿或負(fù)....
通信中dBFS、dBm、dBV、dBW、0dB、-3dB的定義解析
dBV(V大寫(xiě)），dBu(u小寫(xiě)），是模擬音頻時(shí)代最常用到的兩個(gè)單位。
簡(jiǎn)單來(lái)說(shuō)專(zhuān)業(yè)音頻領(lǐng)域，標(biāo)準(zhǔn)....
常用外部總線介紹
ExternalBus(外部總線) ，通常所說(shuō)的總線(Bus)指片外總線，是CPU與內(nèi)存RAM、RO....
介紹FPGA設(shè)計(jì)中時(shí)序分析的一些基本概念
時(shí)鐘的時(shí)序特性主要分為抖動(dòng)(Jitter)、偏移(Skew)、占空比失真(Duty Cycle Di....
如何利用vivado聯(lián)合modelsim仿真
聯(lián)調(diào)仿真分析，操作簡(jiǎn)單。你幾乎不需要手動(dòng)敲Tcl指令就可以進(jìn)行仿真，自動(dòng)化程度更高。
FPGA復(fù)位電路的實(shí)現(xiàn)——以cycloneIII系列芯片為例
有人說(shuō)FPGA不需要上電復(fù)位電路，因?yàn)閮?nèi)部自帶上電復(fù)位信號(hào)。也有人說(shuō)FPGA最好加一個(gè)上電復(fù)位電路，....
初識(shí)FPGA CLB之LUT實(shí)現(xiàn)邏輯函數(shù)
LUT中文名字叫查找表。以7系列的FPGA為例，每一個(gè)Slice里面有四個(gè)LUT。FPGA就是通過(guò)L....
仔細(xì)看完你就懂卡爾曼濾波（Kalman Filter）
回憶一下HMM的基本模型（例如以下圖所看到的）。當(dāng)中涂有陰影的圓圈（yt-2, yt-1, yt）相....
數(shù)據(jù)采集(DAQ)基礎(chǔ)知識(shí)：重要準(zhǔn)則和通用術(shù)語(yǔ)
數(shù)據(jù)采集系統(tǒng)所使用的計(jì)算機(jī)會(huì)極大地影響連續(xù)采集數(shù)據(jù)的最大速度，而當(dāng)今的技術(shù)已可以使用Pentium和....
SRIO IP核的三層協(xié)議的作用？
數(shù)據(jù)從遠(yuǎn)程設(shè)備（假設(shè)為DSP的SRIO端）傳輸過(guò)來(lái)，F(xiàn)PGA端（假設(shè)我們這端為FPGA的SRIO端口....
基于EV10AQ190的高速ADC接口設(shè)計(jì)
外部給該ADC芯片提供一個(gè)時(shí)鐘CLK，頻率為2.5GHz，通過(guò)內(nèi)部時(shí)鐘電路，2分頻之后的時(shí)鐘送到核A....
一種傅里葉分析新穎的理解方法
有了“1”，還要有“0”才能構(gòu)成世界，那么頻域的“0”是什么呢？cos（0t）就是一個(gè)周期無(wú)限長(zhǎng)的正....
解讀ADC采樣芯片EV10AQ190A的工作模式
直接說(shuō)重點(diǎn)，任意一個(gè)輸入端口輸入的模擬信號(hào)同時(shí)進(jìn)入ADC芯片的四個(gè)核（也可以理解為4個(gè)通道），這四個(gè)....
解讀ADC采樣芯片（EV10AQ190A）的工作模式（四通道模式）
由上圖可知，四通道模式有4個(gè)輸入端口，我們分別稱(chēng)其為A端口，B端口，C端口，與D端口，四個(gè)端口分別對(duì)....
解讀ADC采樣芯片（EV10AQ190A）的采樣（工作）模式（雙通道模式）
當(dāng)信號(hào)從A輸入端口輸入時(shí)，就意味著使用ADC A和ADC B通道對(duì)輸入的模擬信號(hào)進(jìn)行采樣，雙通道組態(tài)....
FPGA上的二維片上網(wǎng)絡(luò)支持高帶寬數(shù)據(jù)加速應(yīng)用
在摩爾定律的推動(dòng)下，集成電路工藝取得了高速發(fā)展，單位面積上的晶體管數(shù)量不斷增加。
手把手教系列之一階數(shù)字濾波器設(shè)計(jì)實(shí)現(xiàn)（附代碼)
一階數(shù)字濾波計(jì)算簡(jiǎn)單，實(shí)現(xiàn)代價(jià)非常低。在濾除高頻噪聲時(shí)應(yīng)用很廣泛。其本質(zhì)是 IIR 濾波器，為啥要單....
通信數(shù)字信號(hào)處理基本知識(shí)
我想請(qǐng)問(wèn)一下大家，我在仿真中QAM映射后的信號(hào)（64個(gè)復(fù)數(shù)）經(jīng)IFFT后生成了64個(gè)復(fù)數(shù)。按照書(shū)上說(shuō)....
如何理解FPGA的配置狀態(tài)字寄存器
賽靈思的FPGA有多種配置接口，如SPI，BPI，SeletMAP，Serial，JTAG等；如果從....
ARM和FPGA究竟是如何進(jìn)行通信的呢？
ZYNQ擁有ARM+FPGA這個(gè)神奇的架構(gòu)，那么ARM和FPGA究竟是如何進(jìn)行通信的呢？本章通過(guò)剖析....
FPGA的算法解析1:整數(shù)操作與加減法器
整數(shù)在 IEEE 的規(guī)定上有短整數(shù) short integer , 中整數(shù) integer 和 長(zhǎng)整....
傅立葉變換的實(shí)質(zhì)-正交之美
對(duì)于信號(hào)，如果我們想用諧波來(lái)表示它的話，我們最好基于不同的頻率將之進(jìn)行分解，那么接下來(lái)的問(wèn)題就是尋找....
Xilinx FPGA的FMC接口
FMC標(biāo)準(zhǔn)定義了單寬度(69mm*76.5mm)和雙寬度(139mm*76.5mm)兩種尺寸。單寬度....
FPGA系列之“Zynq MPSoC PS-PL AXI Interfaces”
S_AXI_ACP_FPD接口實(shí)現(xiàn)了PS 和PL 之間的低延遲連接，通過(guò)這個(gè)128位的接口，PL端可....
Vivado怎么避免信號(hào)被優(yōu)化掉
剛寫(xiě)了一段 Verilog代碼，辛辛苦苦花了很長(zhǎng)時(shí)間綜合，在debug的過(guò)程中，卻找不到需要debu....
科普一下xilinx verilog語(yǔ)法技巧
Vivado綜合根據(jù)HDL代碼的編寫(xiě)方式推斷出四種類(lèi)型的寄存器原語(yǔ)
