FPGA相關(guān)知識(shí)系統(tǒng)介紹
FPGA的英文翻譯過(guò)來(lái)是現(xiàn)場(chǎng)可編程門(mén)陣列，這是相對(duì)于ASIC來(lái)說(shuō)的，ASIC硬件也可以可做是門(mén)陣列，....
如何對(duì)xilinx FPGA進(jìn)行bit文件加密
AES即高級(jí)加密標(biāo)準(zhǔn)，是一種區(qū)塊加密，當(dāng)然也是對(duì)稱加密。區(qū)塊固定為128bit，秘鑰為128，192....
詳細(xì)解釋一下傅里葉級(jí)數(shù)的數(shù)學(xué)推導(dǎo)過(guò)程
傅里葉級(jí)數(shù)在數(shù)論、組合數(shù)學(xué)、信號(hào)處理、概率論、統(tǒng)計(jì)學(xué)、密碼學(xué)、聲學(xué)、光學(xué)等領(lǐng)域都有著廣泛的應(yīng)用，這不....
解讀香農(nóng)定理、奈奎斯特定理、編碼與調(diào)制
假設(shè)帶寬為W赫茲信道中傳輸?shù)男盘?hào)是二進(jìn)制信號(hào)（即信道中只有兩種物理信號(hào)），那么該信號(hào)所能承載的最大數(shù)....
AM信號(hào)生成中的注意點(diǎn)
一步步來(lái)嘛，首先肯定要產(chǎn)生兩個(gè)頻率不同的余弦波cos(w0t)，cos（wct）。立馬想到調(diào)用系統(tǒng)自....
FPGA-現(xiàn)場(chǎng)可編程門(mén)陣列
FPGA芯片說(shuō)明書(shū)中，包含了可編程邏輯模塊的數(shù)量、固定功能邏輯模塊（如乘法器）的數(shù)目及存儲(chǔ)器資源（如....
RapidIO核概述
RapidIO互連架構(gòu)，與目前大多數(shù)流行的集成通信處理器、主機(jī)處理器和網(wǎng)絡(luò)數(shù)字信號(hào)處理器兼容，是一種....
StarBleed安全漏洞解析
FPGA全稱可編程門(mén)陣列，被描述為 "計(jì)算機(jī)制造商的'樂(lè)高積木'：與其他計(jì)算機(jī)芯....
談一談RapidIO串行物理層包的傳輸過(guò)程
通道的概念用于描述串行RapidIO端點(diǎn)的寬度。通道定義為每個(gè)方向上的單向差分對(duì)。目前串行Rapid....
介紹一種基于數(shù)據(jù)包交換的互連體系結(jié)構(gòu)RapidIO
RapidIO是由Motorola和Mercury等公司率先倡導(dǎo)的一種高性能、 低引腳數(shù)、 基于數(shù)據(jù)....
走進(jìn)Linux內(nèi)存系統(tǒng)探尋內(nèi)存管理的機(jī)制和奧秘
Linux 內(nèi)存是后臺(tái)開(kāi)發(fā)人員，需要深入了解的計(jì)算機(jī)資源。合理的使用內(nèi)存，有助于提升機(jī)器的性能和穩(wěn)定....
從賽靈思FPGA設(shè)計(jì)流程看懂FPGA設(shè)計(jì)
綜合優(yōu)化（Synthesize）是將硬件語(yǔ)言或原理圖等設(shè)計(jì)輸入翻譯成由與，或，非門(mén)、RAM、觸發(fā)器等....
詳解FPGA的四大設(shè)計(jì)要點(diǎn)
SERDES:高速串行接口。將來(lái)PCI-E、XAUI、HT、S-ATA等高速串行接口會(huì)越來(lái)越多。有了....
數(shù)字電子技術(shù)基礎(chǔ)----邏輯函數(shù)的化簡(jiǎn)方法
本文通過(guò)具體題目來(lái)總結(jié)邏輯函數(shù)的化簡(jiǎn)方法。
RS觸發(fā)器基本知識(shí)：同步RS觸發(fā)器/主從觸發(fā)器/JK觸發(fā)器
在數(shù)字電路中，為協(xié)調(diào)各部分動(dòng)作一致，常要求某些觸發(fā)器于同一時(shí)刻工作，所以要引入同步信號(hào)。
什么是良好的Verilog代碼風(fēng)格？
1. 前言 之前在公司負(fù)責(zé)制定代碼規(guī)范，費(fèi)了九牛二虎之力，終于整理出來(lái)一份文檔。由于保密規(guī)定的緣故，....
帶有同步器的NoC結(jié)構(gòu)是解決FPGA高速時(shí)序收斂的關(guān)鍵原因嗎？
隨著物聯(lián)網(wǎng)、機(jī)器人、無(wú)人機(jī)、可穿戴/植入設(shè)備等低功耗便攜式設(shè)備越來(lái)越普及，超低功耗SoC芯片技術(shù)也面....
RapidIO核的仿真以及包時(shí)序的分析
它由一個(gè)仿真頂層的testbench和兩個(gè)SRIO核頂層組成。其中頂層的testbench文件sri....
無(wú)線通信中的IQ調(diào)制，BPSK調(diào)制，QPSK調(diào)制，16QAM調(diào)制的理解
前面我們講了IQ調(diào)制和解調(diào)的原理，下來(lái)我們看一下如何應(yīng)用IQ調(diào)制來(lái)實(shí)現(xiàn)MPSK調(diào)制（QPSK、8PS....
DisplayPort-DP接口知識(shí)
DP設(shè)有專用總線，即AUX Channel，用于source和sink之間的握手。因?yàn)閟ource是....
一個(gè)工程師打算在命令行里編譯Xilinx SDK工程
在BSP工程目錄下，有文件makefile，執(zhí)行make命令，也可以編譯。在BSP工程目錄下，有很多....
雷達(dá)信號(hào)處理：FPGA還是GPU?
FPGA和CPU一直是雷達(dá)信號(hào)處理不可分割的組成部分。傳統(tǒng)上FPGA用于前端處理，CPU用于后端處理....
混合編程中的模塊命名與管理
最近在項(xiàng)目中以SpinalHDL為主體做系統(tǒng)集成，其中遇到了不少模塊命名與管理的坑，借此機(jī)會(huì)，再來(lái)聊....
基于邏輯門(mén)的構(gòu)成解釋如何完成任意邏輯的管級(jí)電路設(shè)計(jì)
明白上述原因后，就可以理解輸出的高電平由上管決定，低電平由下管決定。為了保證在某一時(shí)刻，輸出只能為高....
跨時(shí)鐘域處理的亞穩(wěn)態(tài)與同步器
我們都知道數(shù)字電路中有兩個(gè)最重要的概念，建立時(shí)間和保持時(shí)間。通過(guò)滿足建立時(shí)間和保持時(shí)間，我們可以確保....
Verilog HDL描述的組合邏輯環(huán)在FPGA實(shí)現(xiàn)時(shí)到底有什么問(wèn)題？
組合反饋環(huán)的時(shí)序分析是無(wú)窮循環(huán)的時(shí)序計(jì)算，綜合、實(shí)現(xiàn)等EDA 工具迫不得已一般必須主動(dòng)割斷其時(shí)序路徑....
FPGA數(shù)字信號(hào)處理之verilog實(shí)現(xiàn)混頻器
常見(jiàn)的數(shù)字混頻器結(jié)構(gòu)如下，由移頻模塊和求和模塊組成。比如信號(hào)A、B是輸入的兩個(gè)單音信號(hào)，B是上一節(jié)講....
FIR、IIR濾波器的FPGA實(shí)現(xiàn)和仿真研究分析
通常根據(jù)所加的窗函數(shù)的不同，在頻域所得的低通濾波器的阻帶衰減也不同。常用的窗函數(shù)有矩形窗、三角窗、漢....
FIR及IIR濾波器的FPGA實(shí)現(xiàn)
所以實(shí)際上我們得到的是h(t)抽樣后的S平面與Z平面的映射，當(dāng)Ω以2π/T整數(shù)倍改變時(shí)，會(huì)映射到Z平....
卡諾圖的降維操作講解
什么叫獨(dú)立的控制燈的亮滅，如果是不管之前的狀態(tài)是亮還是滅，其余每個(gè)開(kāi)關(guān)都能使其狀態(tài)發(fā)生改變(亮變滅或....
