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• FPGA的三個發(fā)展階段

  隨著ASIC向SoC轉(zhuǎn)移，可編程邏輯供應(yīng)商開發(fā)了可編程SoC。這絕對不是在數(shù)據(jù)通信領(lǐng)域如此流行的數(shù)據(jù)吞吐量引擎，也不是門陣列。...

  2066次閱讀 · 0評論 FPGAasic混合信號soc可編程邏輯
  

• FPGA布局布線優(yōu)化策略（五）

  對設(shè)計者很通常的情況是花費(fèi)幾天或幾周的時間圍繞一個設(shè)計來滿足時序，甚至多半利用上面描述的自動種子變化，只面對可以起伏通過已有布局的小改變和時序特性完全改變。...

  1680次閱讀 · 0評論 FPGAXilinx
  

• FPGA時序優(yōu)化：降低MUXF映射的策略

  我們都知道，在7系列的FPGA中，每個CLB有兩個Slice；而在UltraScale系列中，每個CLB中只有一個Slice，Slice又分成了兩種類型SliceL（Logic）和SliceM（Memory），其中SliceM中的LUT可以當(dāng)作分布式RAM來使用。...

  1877次閱讀 · 0評論 FPGARAM觸發(fā)器
  

• 一文詳解各類原型驗證

  在技術(shù)支持和維修方面，BYO通常缺乏立即可用的專業(yè)技術(shù)支持。這種情況通常需要依靠內(nèi)部團(tuán)隊的知識和技能，有時甚至需要尋求外部的咨詢服務(wù)，這可能導(dǎo)致問題解決的時間延長。...

  2814次閱讀 · 0評論 FPGA芯片設(shè)計eda可編程邏輯芯片
  

• FPGA開源項目：Verilog常用可綜合IP模塊庫

  所有代碼在典型的 FPGA 和主流 FPGA 供應(yīng)商中都具有高度可重用性。 可以出于任何目的對文件進(jìn)行重新混合、轉(zhuǎn)換和構(gòu)建，甚至是商業(yè)用途。...

  2443次閱讀 · 0評論 FPGAVerilog總線
  

• FPGA布局布線優(yōu)化技術(shù)

  寄存器排序是布局工具把多位寄存器的相鄰位分組放進(jìn)單個邏輯元件所利用的方法。大多數(shù)基于單元的邏輯元件有不止一個觸發(fā)器，因此，相鄰位放置在一起，時序可以被優(yōu)化。...

  1001次閱讀 · 0評論 FPGA寄存器RAM觸發(fā)器
  

• FPGA實現(xiàn)雙調(diào)排序方法詳解

  根據(jù)數(shù)據(jù)流的關(guān)系，我們可以采用單路徑延遲反饋（Single-pathDelay Feedback, SDF）運(yùn)算單元流水結(jié)構(gòu)，SDF單元如下圖所示。...

  1260次閱讀 · 0評論 FPGA
  

• FPGA實現(xiàn)的“俄羅斯方塊”游戲系統(tǒng)設(shè)計

  本項目主要在FPGA上實現(xiàn)了一個經(jīng)典小游戲“俄羅斯方塊”。本項目基本解決方案是，使用Xilinx Zynq系列開發(fā)板 ZedBoard 作為平臺，實現(xiàn)主控模塊，通過VGA接口來控制屏幕進(jìn)行顯示。...

  3155次閱讀 · 0評論 FPGAXilinx移位寄存器VGA開發(fā)板
  

• 如何使用FPGA打造VGA顯卡

  FPGAs需要多種不同的電壓。在這個設(shè)計中，將I/O引腳的工作電壓設(shè)置為3.3V（因為這對于業(yè)余愛好者來說比較標(biāo)準(zhǔn)），但還需要提供5V、1.8V和1.0V的電壓。這意味著需要處理4種不同的電壓！...

  1297次閱讀 · 0評論 FPGA電路板顯卡VGA圖形處理
  

• FPGA布局布線優(yōu)化進(jìn)階篇

  邏輯復(fù)制在布局過程的早期發(fā)生，為了扇出到其他邏輯元件的結(jié)構(gòu)，這些元件不可以(由于任何理由)存在于相同的近鄰。...

  2024次閱讀 · 0評論 FPGA驅(qū)動器邏輯元件
  

• FPGA布局布線優(yōu)化方案

  調(diào)整電壓和溫度設(shè)置不要求FPGA 實現(xiàn)任何改變，可以提供一個方便的手段增量地改善最壞條件的性能。...

  2059次閱讀 · 0評論 處理器FPGA計數(shù)器
  

• FPGA版通用圖形處理架構(gòu)創(chuàng)新解決方案

  ThunderGP是基于HLS的開源通用圖形處理框架，支持Vitis和SDAccel開發(fā)環(huán)境，適用于U50、U200、U250和VCU1525等Xilinx Alveo平臺（官方開發(fā)板）。...

  1322次閱讀 · 0評論 FPGA加速器內(nèi)存圖形處理器語言編程
  

• 深入解析FPGA的層次化設(shè)計思想

  自上而下的設(shè)計是把系統(tǒng)模塊作為基本單元，然后再逐一分解，一直這樣分解下去，直到無法進(jìn)一步分解，可以用EDA元件庫中的元件來實現(xiàn)為止。...

  2357次閱讀 · 0評論 FPGAeda全加器半加器
  

• FPGA領(lǐng)域NoC硬件架構(gòu)下的應(yīng)用

  交換機(jī)根據(jù)所選拓?fù)洳捎迷诰W(wǎng)絡(luò)節(jié)點之間路由信號的任務(wù)。請注意，NoC 的架構(gòu)假設(shè)使用了一個相當(dāng)強(qiáng)大的開關(guān)，這將提供最低水平的延遲（最多納秒）。...

  1737次閱讀 · 0評論 FPGAsoc微處理器片上網(wǎng)絡(luò)NoC
  

• FPGA實現(xiàn)算法硬件加速的方法與步驟

  精簡指令集計算(RISC)架構(gòu)的目標(biāo)之一即是保持指令簡單化，以便讓指令運(yùn)行得足夠快。這與復(fù)雜指令集計算(CISC)架構(gòu)正好相反，后者一般不會同樣快地執(zhí)行指令，但每個指令可完成更多處理任務(wù)。...

  2313次閱讀 · 0評論 處理器FPGA寄存器嵌入式系統(tǒng)RISC
  

• 深度剖析FPGA實現(xiàn)ARM系統(tǒng)處理的解決方案

  基于FPGA的單芯片實現(xiàn)方法具有低成本和快速面市等優(yōu)點，是多芯片和ASICSoC非常有吸引力的替代方案...

  1535次閱讀 · 0評論 處理器FPGAARM嵌入式系統(tǒng)
  

• 基于FPGA的并行ADC與DAC Verilog實現(xiàn)案例

  轉(zhuǎn)換的依據(jù)是一個簡單的運(yùn)算關(guān)系：“補(bǔ)碼的整數(shù)值”+“原碼絕對值的整數(shù)值”=2^B，B為位寬。比如帶符號數(shù)原碼1110的補(bǔ)碼為1010：1110取絕對值0110為6；1010為10，二者加起來為2^4=16。...

  5126次閱讀 · 0評論 FPGAadcdac并行接口Verilog
  

• 基于太空級Virtex FPGA建立高靈活性的可擴(kuò)展架構(gòu)

  AIP架構(gòu)的最新應(yīng)用是獵戶座載人太空船的視覺處理單元（VPU）。VPU可為處理影像算法提供可重構(gòu)的平臺，有利于位姿估計、光學(xué)導(dǎo)航以及壓縮/ 解壓縮。...

  1225次閱讀 · 0評論 傳感器處理器FPGAlvds光譜儀
  

• FPGA軟件測試面臨哪些挑戰(zhàn)？

  FPGA軟件包含進(jìn)行設(shè)計而產(chǎn)生的程序、文檔和數(shù)據(jù)，同時包含與之相關(guān)的軟件特性和硬件特性。FPGA軟件測試需要考慮軟件代碼正確性、軟硬件接口協(xié)調(diào)性、時序性等方面的全面覆蓋。...

  2060次閱讀 · 0評論 FPGA軟件測試時序仿真

• FPGA片內(nèi)PLL電磁抗擾度的熱應(yīng)力效應(yīng)研究與測試分析

  片內(nèi)PLL設(shè)計是IC設(shè)計中的一個重要環(huán)節(jié)，在無線通信、高頻通信和數(shù)字通信等領(lǐng)域PLL的使用占據(jù)重要地位。本文以Cyclone IV系列EP4CE15F17C8N型FPGA為研究對象，其包含四個通用的PLL，分別位于芯片的四個邊角，采用獨立的2.5V電壓供電。...

  1073次閱讀 · 0評論 FPGA集成電路pllemc電磁抗擾度
  
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