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時序電路 首先來看兩個問題： 1.為什么CPU要用時序電路，時序電路與普通邏輯電路有什么區(qū)別。 2.觸發(fā)器、鎖存器以及時鐘脈沖對時序電路的作用是什么，它們是如何工作的。 帶著這兩個問題，我們從頭了解一下邏輯電路。要了解邏輯電路，首先我們便要了解組成邏輯電路的基本單位： 邏輯門。 邏輯門 邏輯門是數(shù)字電路組成的基本單元，它們的輸出是它們輸入位值的布爾函數(shù)。最常用的邏輯門便是我們熟知的 與、或、非。 對于與門，只有a、b輸入都

約束流程 說到FPGA時序約束的流程，不同的公司可能有些不一樣。反正條條大路通羅馬，找到一種適合自己的就行了。從系統(tǒng)上來看，同步時序約束可以分為系統(tǒng)同步與源同步兩大類。簡單點來說，系統(tǒng)同步是指FPGA與外部器件共用外部時鐘；源同步（SDR，DDR）即時鐘與數(shù)據(jù)一起從上游器件發(fā)送過來的情況。在設(shè)計當中，我們遇到的絕大部分都是針對源同步的時序約束問題。所以下文講述的主要是針對源同步的時序約束。 根據(jù)網(wǎng)絡(luò)上收集的資料以及結(jié)合自

濾波，即強調(diào)圖像中的某些特征，或者去除圖像中某些不需要的信息。例如：圖像去燥、圖像增強、邊緣檢測等。

梳狀濾波器以及積分梳狀濾波器的FPGA實現(xiàn)...

FPGA高速收發(fā)器的GTX發(fā)送端解析...

在FPGA調(diào)試過程中，除了邏輯代碼本身的質(zhì)量之外，F(xiàn)PGA板子上PCB走線、接插件質(zhì)量等因素的影響也非常重要。在剛上板調(diào)試不順利的時候，不妨拿示波器看一下信號的質(zhì)量，比如時鐘信號的質(zhì)量、差分信號的質(zhì)量、高速串行信號的質(zhì)量等等，這是上板調(diào)試之前首先要做的一步。沒有高質(zhì)量的FPGA外圍管腳信號的輸入，再好的代碼風格和規(guī)范都無濟于事。所以，調(diào)試FPGA之前一定要上示波器看一下關(guān)鍵信號的質(zhì)量。 LVDS信號線間串擾問題 近日，在300Mbps的LVDS接

HDMI VCU118設(shè)計移植到VCU128開發(fā)板的步驟解析...

聯(lián)合分兩種類型：打包 (packed) 和解包 (unpacked)。在上述示例中，我們指定的是打包聯(lián)合。

FPGA硬件加速的圖像大小調(diào)整案例分析...

冠狀病毒的傳播能力很強，到目前為止人們?nèi)匀粵]有找到應(yīng)對之策，這促使許多系統(tǒng)工程師嘗試利用現(xiàn)有技術(shù)來設(shè)計通用的無接觸用戶介面。因為在公共場所，要想保持所有用戶接觸介面（例如電梯按鈕和互動式公共信息板）無菌，幾乎是不可能的。 Holo Industries公司開發(fā)了一系列非接觸控制面板，避免細菌傳播。最開始的兩個應(yīng)用是針對餐廳電梯和公共信息板的：設(shè)備將浮動的控制面板圖像投影到空中，用戶可以激活投影的面板，當用戶觸摸空中控制鍵

10G以太網(wǎng)光口與高速串行接口的使用越來越普遍，本文擬通過一個簡單的回環(huán)實驗，來說明在常見的接口調(diào)試中需要注意的事項。各種Xilinx FPGA接口學習的秘訣：Example Design。歡迎探討。 一、實驗?zāi)康?為實現(xiàn)大容量交換機與高速率通信設(shè)備之間的高效數(shù)據(jù)傳輸，高速接口的理解與使用愈發(fā)顯現(xiàn)出其重要地位。本實驗設(shè)計中計劃使用四個GTH高速串行接口，分別采用了10G以太網(wǎng)接口協(xié)議以及Aurora64b66b接口協(xié)議，實現(xiàn)交換板到測試設(shè)備的連接并通過光纖實現(xiàn)高

詳細解讀FPGA復(fù)位的重點...

時序路徑 典型的時序路徑有4類，如下圖所示，這4類路徑可分為片間路徑（標記①和標記③)和片內(nèi)路徑（標記②和標記④）。 對于所有的時序路徑，我們都要明確其起點和終點，這4類時序路徑的起點和終點分別如下表。 這4類路徑中，我們最為關(guān)心是②的同步時序路徑，也就是FPGA內(nèi)部的時序邏輯。 時序模型 典型的時序模型如下圖所示，一個完整的時序路徑包括源時鐘路徑、數(shù)據(jù)路徑和目的時鐘路徑，也可以表示為觸發(fā)器+組合邏輯+觸發(fā)器的模型。 該

python學習：三個測試庫的裝飾器實現(xiàn)思路...

第11代酷睿i7-1185G7詳細測評：采用全新“SuperFin”晶體管技術(shù)...

在單時鐘域下，發(fā)送端和接收端時鐘是同頻同相的，如果兩個時鐘同頻不同相怎么處理？

前言 我們很多小伙伴平時都是做JAVA開發(fā)的，那么作為一名合格的工程師，你是否有仔細的思考過JVM的運行原理呢。 如果懂得了JVM的運行原理和內(nèi)存模型，像是一些JVM調(diào)優(yōu)、垃圾回收機制等等的問題我們才能有一個更清晰的概念。 為了走進JVM，深入了解底層，王子打算寫一個JVM的專題，留下自己對JVM探索的足跡，同時也希望能幫到小伙伴們更好的理解JVM。 那我們開始吧。 JAVA代碼的運行流程 首先我們就來聊一聊JAVA代碼是怎么運行起來的，這部分比較基

Zynq中斷的三個部分：SGI、PPI、SPI...

在FPGA中我們寫的最大的邏輯是什么？相信對大部分朋友來說應(yīng)該是計數(shù)器，從最初板卡的測試時我們會閃爍LED，到復(fù)雜的AXI總線中產(chǎn)生地址或者last等信號，都會用到計數(shù)器，使用計數(shù)器那必然會用到進位鏈。 可能很多剛開始接觸FPGA的同學沒聽過進位鏈，也就是Carry Chain，我們這里再回顧一下。FPGA的三個主要資源為： 1. 最低邏輯單元 可配置邏輯單元（CLB） 存儲單元 運算單元（DSP48） 2. 一流的I / O資源 3. 布線資源 其中，CLB在FPGA中最豐富，在7系列的F

Video Frame Buffer IP初學者入門案例分析...