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據官方消息，清華大學計算機系圖形實驗室宣布開源一個全新的深度學習框架：Jittor，中文名計圖。 Jittor 是一個采用元算子表達神經網絡計算單元、完全基于動態(tài)編譯（Just-in-Time）的深度學習框架。[1] 據介紹，Jittor 內部使用創(chuàng)新的元算子和統(tǒng)一計算圖的深度學習框架。和 Numpy 相比，元算子在保證易用性的同時，能夠實現(xiàn)更復雜、更高效的操作。而統(tǒng)一計算圖則是融合了靜態(tài)計算圖和動態(tài)計算圖的諸多優(yōu)點，在易于使用的同時，提供高性能的優(yōu)化。基

一文解析PCIx系列M-PCIe...

在fpga工程中加入時序約束的目的： 1、給quartusii 提出時序要求； 2、quartusii 在布局布線時會盡量優(yōu)先去滿足給出的時序要求； 3、STA靜態(tài)時序分析工具根據你提出的約束去判斷時序是否滿足的標準。 舉個形象的比喻：就好比我要讓代工廠（類比quartus ii）給我加工一批零件，要求長寬高為10x10x10cm，誤差不超過1mm(類比時序約束條件)。代工廠按要求（即約束條件）開始進行生產加工，工廠為了不返工，肯定會盡量生產出達到我要求的零件。當加工完成后，

靜態(tài)時序分析是檢查IC系統(tǒng)時序是否滿足要求的主要手段。以往時序的驗證依賴于仿真，采用仿真的方法，覆蓋率跟所施加的激勵有關，有些時序違例會被忽略。此外，仿真方法效率非常的低，會大大延長產品的開發(fā)周期。靜態(tài)時序分析工具很好地解決了這兩個問題。它不需要激勵向量，可以報出芯片中所有的時序違例，并且速度很快。 通過靜態(tài)時序分析，可以檢查設計中的關鍵路徑分布；檢查電路中的路徑延時是否會導致setup違例；檢查電路中是否由

制動電阻也稱為動能制動電阻（dynamic braking resistor），它主要是將被制動的機械系統(tǒng)的機械動能耗散在功率電阻上以制動機械系統(tǒng)。為什么在某些伺服電機驅動器上有制動電阻？在智能車模電機驅動上是否也需要加制動電阻？ 制動電阻也稱為動能制動電阻（dynamic braking resistor），它主要是將被制動的機械系統(tǒng)的機械動能耗散在功率電阻上以制動機械系統(tǒng)。 當由電機驅動的機械系統(tǒng)在制動狀態(tài)時，此時電機就會轉換成發(fā)電機，它將機械系統(tǒng)的制動力矩轉

隨著轉換器分辨率和速度的提高，對于效率更高的接口的需求也隨之增長。JESD204接口可提供這種高效率，較之其前代互補金屬氧化物半導體(CMOS)和低壓差分信號(LVDS)產品在速度、尺寸和成本方面更有優(yōu)勢。采用JESD204的設計擁有更快的接口帶來的好處，能與轉換器更快的采樣速率同步。此外，引腳數(shù)的減少導致封裝尺寸更小，走線布線數(shù)更少，從而極大地簡化了電路板設計，降低了整體系統(tǒng)成本。該標準可以方便地調整，從而滿足未來需求，這從它已經

PCI Express總線架構和總線層次結構淺析...

MIO與EMIO的關系解析 GPIO、MIO、EMIO的區(qū)別...

Xilinx FPGA案例學習之Vivado設計綜合約束...

xilinx7系列FPGA新設計的IO專用FIFO解析...

01、如何決定FPGA中需要什么樣的時鐘速率 設計中最快的時鐘將確定 FPGA 必須能處理的時鐘速率。最快時鐘速率由設計中兩個觸發(fā)器之間一個信號的傳輸時間 P 來決定，如果 P 大于時鐘周期 T，則當信號在一個觸發(fā)器上改變后，在下一個邏輯級上將不會改變，直到兩個時鐘周期以后才改變，如圖所示。 圖1 02、FPGA所使用的時鐘必須具有低抖動特性 傳輸時間為信號在第一個觸發(fā)器輸出處所需的保持時間加上兩級之間的任何組合邏輯的延遲，再加兩級之間的布

【干貨】編輯Xilinx FPGA內LUT內容的詳細方案...

一、邏輯設計 （1）組合邏輯設計 下面是一些用Verilog進行組合邏輯設計時的一些注意事項： ①組合邏輯可以得到兩種常用的RTL 級描述方式。第一種是always 模塊的觸發(fā)事件為電平敏感信號列表；第二種就是用assign 關鍵字描述的數(shù)據流賦值語句。 ②always 模塊的敏感表為電平敏感信號的電路可幾乎可以完成對所有組合邏輯電路的建模。always模塊的敏感列表為所有判斷條件信號和輸入信號，但一定要注意敏感列表的完整性（注意通配符*的使用）。 由于賦值

引言 像IIC、LED、KEY等都屬于字符設備，這些設備的驅動是所有驅動類型中最為簡單的。塊設備是另外一種不同于字符設備的類型，這兩類設備在linux的驅動結構中有很大差異?？傮w來說，塊設備驅動比字符設備驅動復雜的多，在IO操作上也表現(xiàn)出很大的不同。緩沖、IO的調度、請求隊列等都是和塊設備驅動相關的概念。 本章從驅動小白（指本人）的切身實際出發(fā)，先不去了解那些深奧的XXX，只從一個最簡單的例子開始，對塊設備驅動的結構有一個大體的

引言 硬件描述語言（verilog，systemVerilog，VHDL等）不同于軟件語言（C，C++等）的一點就是，代碼對應于硬件實現(xiàn)，不同的代碼風格影響硬件的實現(xiàn)效果。好的代碼風格能讓硬件跑得更快，而一個壞的代碼風格則給后續(xù)時序收斂造成很大負擔。你可能要花費很長時間去優(yōu)化時序，保證時序收斂。拆解你的代碼，添加寄存器，修改走線，最后讓你原來的代碼遍體鱗傷。這一篇基于賽靈思的器件來介紹一下如何在開始碼代碼的時候就考慮時序收斂的問題，寫出

背景 RAM和ROM也是類似的，由于這也是常用的IP核，所有完全有必要在這里記錄一下，以后用到了實際后，再補充到實際工程中。隨機存儲器（RAM），它可以隨時從任一指定地址讀出數(shù)據，也可以隨時把數(shù)據寫入任何指定的存儲單元，且讀寫的速度與存儲單元在存儲芯片的位置無關。RAM主要用來存放程序及程序執(zhí)行過程中產生的中間數(shù)據、運算結果等。RAM按照存儲單元的工作原理可以分為靜態(tài)RAM和動態(tài)RAM，也就是常說的SRAM和DRAM。 SRAM速度非?？欤悄壳白x

作者對shuffleNetV2網絡結構進行了更有利于FPGA部署的微調。

因為疫情影響，采用紅外測溫技術的額外槍是緊俏物資，也是受廣大電子工程師們關注的一個熱門話題。圍繞額溫槍的方案，在疫情前基本只存在一種主流方案，其一般采用有效位都在16bits及以上Sigma-delta ADC的模擬前端進行測量。然而疫情期間，由于需求爆棚，而早期高精度Sigma-delta ADC模擬前端方案又存在一定的缺口，使得原本不關注這個領域的通用MCU廠商及方案商也介入這個領域，推出了不采用Sigma-delta ADC模擬前端的另一種方案，典型的就是通過帶

PCIe總線概述 隨著現(xiàn)代處理器技術的發(fā)展，在互連領域中，使用高速差分總線替代并行總線是大勢所趨。與單端并行信號相比，高速差分信號可以使用更高的時鐘頻率，從而使用更少的信號線，完成之前需要許多單端并行數(shù)據信號才能達到的總線帶寬。 PCI總線使用并行總線結構，在同一條總線上的所有外部設備共享總線帶寬，而PCIe總線使用了高速差分總線，并采用端到端的連接方式，因此在每一條PCIe鏈路中只能連接兩個設備。這使得PCIe與PCI總線采用的

AXI(Advanced eXtensible Interface) 本是由ARM公司提出的一種總線協(xié)議。用于PL和PS之間的通信。