Libero 軟件操作

2017-07-04 標簽：Libero調(diào)試Actel

cyclone v altlvds_rx如何使用？

2017-07-04

怎么判斷一種算法適不適合用FPGA實現(xiàn)

2017-07-04 標簽：jpeg算法

FPGA內(nèi)核

2017-07-04

明德?lián)P騰訊課堂第二課——SCCB接口、AD采集接口的設計

2017-07-04 標簽：接口設計

ISE的命令行編譯

2017-07-04 標簽：命令行

請問一下quartus 仿真中如何查看不輸出的wire變量？

2017-07-03

【AC620 FPGA試用體驗】+與芯航線的遇見

2017-07-03 標簽：AC620

請問FPGA中移位反饋計數(shù)器有相對于加1計數(shù)器有什么優(yōu)勢，另外哪位好心人能給個大于3級的Verilog代碼？

2017-07-03

求一份米聯(lián)MiZ702N的開發(fā)板資料

2017-07-03

求一份黑金AX7102的開發(fā)板資料

2017-07-03

怎么用FPGA實現(xiàn)萬年歷的設計

2017-07-03

fpga如何控制AD9910產(chǎn)生正弦波

2017-07-01

為了消除跨時鐘域時序違例，跨時鐘域的信號做兩級寄存器寄存后，然后set falsh path，這樣處理沒問題吧？

2017-07-01

【InTime試用體驗】Sigma-Delta MusicBox的速度優(yōu)化

2017-06-30 標簽：IntimeFPGA 時序優(yōu)化

求大神寫一個簡單的FPGA 程序設計

2017-06-30

用邏輯分析儀抓取的FPGA信號，有異常跳變，這個會是什么原因造成的呢？

2017-06-30 標簽：signaltapVerilog

FPGA+DA怎么實***相呢，不是數(shù)字調(diào)制

2017-06-29 標簽：調(diào)相

【潘文明至簡設計法】FPGA學習資料匯總，免費下載

2017-06-29 標簽：時序約束gVim

求助：Quartus點擊編譯會彈窗報錯，看情況是沒有進入編譯器。我應該怎么辦啊/(ㄒoㄒ)/~~

2017-06-29 標簽：編譯器matlab

FPGA實現(xiàn)8連通域算法-matalb 8聯(lián)通 代碼測試成功 待轉verilog 供大家交流學習（非matlab自帶函數(shù)bwlabel）

2017-06-28 標簽：聯(lián)通matlab

上變頻問題

2017-06-28

在做fpga圖像算法實現(xiàn)時，matalb一些常用的表達式

2017-06-27 標簽：matalb

將clk通過引腳輸出問題

2017-06-27 標簽：CLOCK

夏宇聞書中的示例

2017-06-27

怎么操作xc7k325通過RS422在線升級FLASH？

2017-06-27 標簽：RS422

【至簡設計法】SCBB接口優(yōu)化設計思路（免費下載學習）

2017-06-27 標簽：設計接口免費

【時序約束】關于設置FALSE PATH

2017-06-27 標簽：開發(fā)板以太網(wǎng)DDR2

【時序約束】和阿東一起學習時序約束之異步時鐘約束 set_false_path

2017-06-27 標簽：時序

有關FPGA邏輯電平轉換的問題

2017-06-26 標簽：電平轉換