隨著電子技術(shù)的進(jìn)步和產(chǎn)業(yè)的不斷革新，設(shè)計(jì)的重要性愈發(fā)凸顯，同時(shí)它的復(fù)雜程度和工作量也在不斷攀升，以滿足更加多元化的需求和更加嚴(yán)格的項(xiàng)目目標(biāo)。

作為電子設(shè)計(jì)領(lǐng)域的領(lǐng)導(dǎo)者，Cadence 力求以富有創(chuàng)新力、范圍覆蓋面廣和高效集成的解決方案幫助當(dāng)今的電子工程設(shè)計(jì)師們激發(fā)靈感，并將設(shè)計(jì)理念付諸于現(xiàn)實(shí)。

為了方便工程師朋友們獲取學(xué)習(xí)資源并及時(shí)跟進(jìn)最新的技術(shù)動(dòng)向，Cadence 在官網(wǎng)更新了一個(gè)全新的內(nèi)容板塊：“Advanced Digital Design Solutions”先進(jìn)數(shù)字設(shè)計(jì)解決方案。

Cadence 高度集成的數(shù)字全流程解決方案，通過(guò)集成的核心引擎和關(guān)鍵技術(shù)，跨越單個(gè)工具的邊界。使用 Cadence 數(shù)字全流程工具，您可以在縮短設(shè)計(jì)周期的同時(shí)，實(shí)現(xiàn)您的 PPA 目標(biāo)。

這個(gè)網(wǎng)頁(yè)將直觀、全面地展示行業(yè)領(lǐng)先的工程師們使用 Cadence 的數(shù)字全流程工具的成功案例，應(yīng)用范圍涵蓋了超大規(guī)模計(jì)算、5G、汽車(chē)和人工智能/機(jī)器學(xué)習(xí)領(lǐng)域，內(nèi)容豐富。

下面我們?yōu)槟x取其中的

部分優(yōu)秀案例進(jìn)行分享

超大規(guī)模計(jì)算

（Hyperscale）

在超大規(guī)模計(jì)算的應(yīng)用中，芯片設(shè)計(jì)面臨著先進(jìn)工藝節(jié)點(diǎn)、設(shè)計(jì)尺寸、復(fù)雜結(jié)構(gòu)和功耗等諸多問(wèn)題。

在不斷進(jìn)化的市場(chǎng)中，HPC、服務(wù)器、汽車(chē)等領(lǐng)域?qū)τ?CPU 的性能需求不斷提升，為了應(yīng)對(duì)競(jìng)爭(zhēng)激烈的高性能 CPU 市場(chǎng)，必須采用最新的工藝節(jié)點(diǎn)來(lái)追求極致的 PPA 目標(biāo)。

為了將處理器核心推向最大可實(shí)現(xiàn)的頻率，我們必須優(yōu)化芯片的物理設(shè)計(jì)實(shí)現(xiàn)開(kāi)發(fā)工具。Cadence 聯(lián)合 Arm 從處理器的物理 IP、技術(shù)、EDA 工具和流程，優(yōu)化設(shè)計(jì)實(shí)現(xiàn)技術(shù)，以實(shí)現(xiàn)突破 4.0GHz 極限的任務(wù)。

5G

5G 不僅是下一代的通訊網(wǎng)絡(luò)，它還為未來(lái)的交通、通訊、網(wǎng)絡(luò)以及社會(huì)運(yùn)作方式帶來(lái)了新的可能性。在應(yīng)用于 5G 芯片的設(shè)計(jì)中，需要采用最前沿的 IP，達(dá)到高頻和低功耗，面對(duì)著非常緊張的面市時(shí)間壓力，可預(yù)測(cè)性和 PPA 目標(biāo)都是至關(guān)重要的因素。

應(yīng)用 Cadence 流程工具和套件，我們幫助三星優(yōu)化了 5nm 設(shè)計(jì)實(shí)現(xiàn)流程。三星也成功實(shí)現(xiàn)利用 5LPE 工藝節(jié)點(diǎn)的優(yōu)勢(shì)以滿足 Arm CPU 的高性能和低功耗。如 Cadence Genus、Innovus iSpatial 技術(shù)、機(jī)器學(xué)習(xí)和 IR 感知、Signoff 技術(shù)等，都基于 Cadence 集成化的 RTL-to-GDS 物理綜合流程，同時(shí) Cadence 提供了快速工具套件（RAK），幫助我們的共同客戶基于三星工藝節(jié)點(diǎn)進(jìn)行卓越設(shè)計(jì)。

汽車(chē)（Automotive）

功能安全性、質(zhì)量和可靠性是汽車(chē)行業(yè)永恒的挑戰(zhàn)。對(duì)此，在設(shè)計(jì)中需要采用全流程解決方案以打造嚴(yán)苛安全性和高可靠性的產(chǎn)品。

使用 Cadence Tempus TSO-ECO Signoff 解決方案，ADI 解決了基于 MIM 的高頻處理器在設(shè)計(jì)中的泄漏功耗恢復(fù)問(wèn)題。

人工智能/機(jī)器學(xué)習(xí)（AI/ML）

人工智能和機(jī)器學(xué)習(xí)為我們改變世界提供了可能，為了加速該領(lǐng)域芯片的發(fā)展，需要對(duì)處理器的傳統(tǒng)設(shè)計(jì)方法進(jìn)行革新。

Intel 使用了 Cadence 數(shù)字設(shè)計(jì)實(shí)現(xiàn)全流程工具，來(lái)實(shí)現(xiàn)高性能、低功耗的神經(jīng)核心（Neural Core）的有效模型。該設(shè)計(jì)是 19 平方毫米的 Neural Core，使用了 20 個(gè)深度學(xué)習(xí)處理單元，2 個(gè)高清壓縮單元。

該設(shè)計(jì)集成了片上存儲(chǔ)器，可提供更高的帶寬，從而最大程度地降低延遲和功耗。同步架構(gòu)增加了設(shè)計(jì)的復(fù)雜性。縱橫交錯(cuò)的數(shù)據(jù)流拓?fù)浜突芈房刂圃黾恿藦?fù)雜性。通過(guò)使用 Cadence 設(shè)計(jì)實(shí)現(xiàn)工具，Intel 能夠?qū)㈩l率提高 15％，總功率降低 10％。

通過(guò)將 Cadence 工具和我們的開(kāi)發(fā)模型緊密結(jié)合，我們提高了收斂周期的可預(yù)測(cè)性和周轉(zhuǎn)時(shí)間，并在性能、功耗和面積方面達(dá)到了 QoR 指標(biāo)。

為了方便您瀏覽和學(xué)習(xí)，該網(wǎng)頁(yè)秉承了 Cadence 官網(wǎng)一貫的簡(jiǎn)潔設(shè)計(jì)和清晰的內(nèi)容結(jié)構(gòu)，您只需簡(jiǎn)單注冊(cè)后，就可輕松訪問(wèn)所有內(nèi)容資源。

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