隨著GAA FET（全環(huán)繞柵極晶體管）逐漸取代3nm及以下的finFET（鰭式場效應(yīng)晶體管），芯片行業(yè)已經(jīng)準(zhǔn)備好迎接晶體管結(jié)構(gòu)的另一次變革，這給設(shè)計團(tuán)隊帶來了一系列需要充分理解和解決的新挑戰(zhàn)。

GAA FET是從finFET演進(jìn)而來的，但是其對于設(shè)計流和工具的影響依然意義重大。由于沒有量化，GAA FET給設(shè)計團(tuán)隊提供了更大的自由度，來優(yōu)化他們的設(shè)計。在finFET中，鰭的量化限制了驅(qū)動電源、泄露和性能的平衡能力。結(jié)果，更寬的設(shè)備需要不同的工藝來提高性能，更窄的設(shè)備則適于低功耗應(yīng)用。GAA FET解決了這個問題。

新的柵極結(jié)構(gòu)極大地減少了漏電流。在7nm和5nm工藝中，由于底部（連接到硅體的部分）沒有得到完全控制，finFET泄露開始增加。這是2011年推出finFET的一個原因。對于平面晶體管，即使器件關(guān)閉，電流仍然會在源極和漏極之間流動。最終，設(shè)計人員被迫使用諸如電源門控和其他技術(shù)之類的方法來最大程度地減少電源浪費。

然而，從2D晶體管到3D晶體管的過渡產(chǎn)生了重要的建模問題。寄生參數(shù)的激增也需要被考慮進(jìn)去?？偠灾耆宄@種新設(shè)備結(jié)構(gòu)的含義需要幾年時間，需要對開發(fā)流程進(jìn)行重大革新，尤其對于模擬設(shè)備。

如今，finFET正在失去動力。在5nm工藝中，finFET的縮小能力已經(jīng)到達(dá)了極限，但仍能提供有意義的縮放優(yōu)勢。鰭片的數(shù)量在減少，但實際上不能少于兩個。盡管鰭片的寬度可以縮小，但必須增加鰭片高度來進(jìn)行補(bǔ)償。目前，鰭片正考慮新材料的應(yīng)用，以便于保持載流子遷移率，但發(fā)展趨勢很不明朗。

因此，行業(yè)關(guān)注的焦點在于將柵極引入通道的第四側(cè)，生成一個全環(huán)繞柵極結(jié)構(gòu)。通過提高晶體管通道并創(chuàng)建一個鰭片，將柵極從三個側(cè)面包裹在通道周圍，從而增加了柵極和通道之間的接觸面積。

許多文章均已描述了這些新結(jié)構(gòu)，以及如何制造他們（轉(zhuǎn)向GAA FET，3nm/2nm新型晶體管結(jié)構(gòu)）。業(yè)界仍然處于模型和設(shè)計流程的驗證階段，這些3nm及以下的新結(jié)構(gòu)將會需要這些模型和設(shè)計流程。相關(guān)產(chǎn)品也有望于2022/2023年開始生產(chǎn)。

影響

好消息是基礎(chǔ)物理學(xué)沒有改變，晶體管仍然具有與以往相同的所有元件。但他們的特性將會得到改善，過去的一些限制也將會被解除。這一切都?xì)w結(jié)于通道寬度，通道越寬，可以流動的電子越多，器件運(yùn)行速度也就越快，但漏電現(xiàn)象也越嚴(yán)重。完全包圍的通道（有時可稱為納米線）將使電子難以逃逸。通過將多條納米線堆疊在一起，可以同時擁有兩者的元素。每條線都可以嚴(yán)格控制，多線并行運(yùn)行可提供絕佳的驅(qū)動能力。

這對設(shè)計師來說會是多大的顛覆？“finFET是第三維的第一個器件，并且Z維周圍有很多寄生參數(shù)，”Siemens EDA首席技術(shù)官Dusan Petranovic表示?！癎AA的出現(xiàn)是晶體管的巨大演進(jìn)。盡管有很多變化，但代工廠認(rèn)為90%的工藝可以重復(fù)使用，而且BEOL沒有太大的變化。納米片也是3D的，可以包含3、4或5個納米片。即使這是一個3D結(jié)構(gòu)，我們可以將其近似于具有可變寬度納米片的平面結(jié)構(gòu)。人們知道如何從提取的角度來解決這個問題。”

寄生參數(shù)提取是受到影響的主要領(lǐng)域之一?！皬谋举|(zhì)上講，一切都與準(zhǔn)確性有關(guān)，因為更小的晶體管意味著更小的導(dǎo)線，這些導(dǎo)線的布線將會緊湊且擁塞，從而影響電容和導(dǎo)線之間的耦合電容，”Cadence Digital & Signoff Group數(shù)字產(chǎn)品管理總監(jiān)Hitendra Divecha表示?！?/p>

必須對較小的晶體管進(jìn)行正確建?！覀冇懻摰氖莂ttofarad（aF）和這些參數(shù)幾乎類似于3D場解算器的精度。對于MEOL（中段工藝），由于靠近器件本身，因此必須實施新的建模功能以準(zhǔn)確捕獲對標(biāo)準(zhǔn)單元和EMIR時序的影響。除了寄生電阻和電容值，RC拓?fù)鋵μ崛【纫埠苤匾??！?/p>

這是一個進(jìn)步?！八麄冎酪獑柺裁磫栴}，”Siemens EDA產(chǎn)品管理總監(jiān)Carey Robertson表示?！拔覀儞碛卸啻矫婕夹g(shù)，在從一個平面到另一個平面時，你知道該問什么問題?，F(xiàn)在我們已經(jīng)有一代3D晶體管，這些晶體管產(chǎn)生了一系列全新的問題，因此設(shè)計人員知道他們需要去調(diào)查什么，并確保他們了解其如何運(yùn)作。”

使用GAA FET，性能有望提升25%，功耗降低50%。對于finFET，性能和功耗大致都在15%到20%的范圍內(nèi)。

在第四面上增加?xùn)艠O提供了更多的控制?！癎AA和Vts的靜電控制變得更加可控，”Synopsys工程副總裁Aveek Sarkar表示。“這點非常重要，因為在較小的節(jié)點上，我們看到更多可變性，尤其是對于SARM來說。因此對于GAA，我們希望其中一些參數(shù)得到更多的控制。但這也造成了GAA可變性和寄生參數(shù)效應(yīng)的明顯提高?！?/p>

此外，finFET產(chǎn)生的一些問題也會得到緩解?！癎AA能夠連續(xù)改變納米片的寬度，”Siemens的Petranovic表示。“如今，可以調(diào)整大小來適應(yīng)不同的應(yīng)用。如果需要高轉(zhuǎn)換速率，可以通過使用更寬的納米片來獲得更大電流。如果要設(shè)計SRAM單元，則需要更加關(guān)注面積占用。將開發(fā)庫來探索新的自由度。對于finFET，我們有分立步驟——1、2、3鰭片縮放?，F(xiàn)在我們可以連續(xù)改變它，必須將新自由度導(dǎo)出到各種工具中，例如綜合和布局布線?？赡軐靻卧M(jìn)行參數(shù)化，以便更好地優(yōu)化設(shè)計?！?/p>

新的挑戰(zhàn)

伴隨變化而來的是不確定性。這些新器件的可變性甚至更大。“這將比過去更令人擔(dān)憂，”Petranovic表示。“部分原因是尺寸更小，必須去解決線邊緣粗糙度和厚度的影響?？赡軙m用于此的新設(shè)備。我們將使用EUV來進(jìn)行邊緣粗糙度控制，但仍然是一個挑戰(zhàn)。”

線邊緣粗糙度是一個因素，因為這可以阻礙電子流動。一個新的可變性來源是納米片厚度變化（STV）。這會導(dǎo)致量子限制的變化，從而影響性能。

也有一些其他變化，盡管沒有直接針對GAA晶體管，但可以被視為附帶傷害?！拔覀兛吹诫娫措妷汉?a href="http://m.sdkjxy.cn/tags/閾值電壓/" target="_blank">閾值電壓不斷降低，以及厚氧化層器件的不可用，導(dǎo)致了晶體管擊穿電壓變得更低?！盕raunhofer IIS自適應(yīng)系統(tǒng)工程部高級系統(tǒng)集成組組長兼高效電子部門負(fù)責(zé)人Andy Heinig表示?！斑@意味著典型輸出和驅(qū)動單元的晶體管不能在此類技術(shù)中使用。因此Chiplet的方法變得更加必要了，GAA部分只負(fù)責(zé)數(shù)字部分，而舊技術(shù)節(jié)點中的其他組件可以實現(xiàn)輸入輸出接口?！?/p>

一些模擬元件可能仍然必要?！靶袠I(yè)必須弄清楚如何在這些過程中設(shè)計模擬電路，因為任何有趣的東西都會有一些模擬內(nèi)容，”Robertson表示?！斑@將會面臨更高的電壓。芯片的數(shù)字VDD肯定會降低，但會有不同電壓區(qū)域來適應(yīng)其他設(shè)計風(fēng)格。”

不過，挑戰(zhàn)仍然存在?！癴inFET強(qiáng)制量化，對模擬電路產(chǎn)生了更大的影響，”Synopsys的Sarkar表示?！皩τ谒麄兡茏鍪裁春筒荒茏鍪裁矗`活度將對其更有幫助。但有些事情變得更具有挑戰(zhàn)性。對于3D拓?fù)?，就電容電阻模型而言，我們以往使用的可擴(kuò)展性規(guī)則對于模擬電路是否充分且精確？你需要采用不同的解決方法來獲取寄生參數(shù)嗎，尤其是對于本地互連級別？你獲取了多少RC參數(shù)？”

一些參數(shù)僅受到縮放影響?！半娋€橫截面變得更小了，”Petranovic表示。“這意味著RC延遲顯著增加，這是一個潛在的瓶頸，并且有很多技術(shù)性試圖避免這種情況發(fā)生。其中一個方法是在BEOL甚至MEOL中引入新材料?；蛟谥虚g層引入氣隙。還有減少VIA電阻的方案。源極/漏極觸點電阻越來越大。他們有一個自對準(zhǔn)柵極的概念，即試圖將觸點直接放置在有源器件頂部?！?/p>

這些變化將推動新的分析方式出現(xiàn)。“更窄的線和更強(qiáng)的驅(qū)動能力意味著我們不得不考慮MEOL的EMIR壓降——這些非?？拷w管的電線，”Robertson表示?！皞鹘y(tǒng)上，這僅僅在全芯片級別和電力調(diào)配方面完成?！?/p>

同樣，這些都是增量關(guān)注?！皼]有跡象表明會像我們跳轉(zhuǎn)至具有局部互連和額外通孔的finFET那樣引入額外的層，然后將其轉(zhuǎn)變成寄生效應(yīng)的爆發(fā)式增長，”Cadence的Divecha表示。

“總有三階、四階或五階制造效應(yīng)，寄生參數(shù)工具必須為精確目標(biāo)進(jìn)行建模，因此將會有更多的BEOL建模，來確保時序和EMIR的影響是最小的。這也可能為布局布線完成額外的布線規(guī)則，而從提取的角度看，金屬層的提取將會持續(xù)存在，就像今天的finFET設(shè)計一樣，但重點將會更多地放在精準(zhǔn)性和容量上?！?/p>

電力傳輸網(wǎng)絡(luò)

電力傳輸網(wǎng)絡(luò)是另一個肯定會受到影響的領(lǐng)域。傳統(tǒng)上，晶體管位于構(gòu)建在基板頂部的金屬堆疊中。

PDN問題逐漸嚴(yán)重。“最大的PDN問題是RC效應(yīng)——歐姆定律退化，”Sarker表示。“然后，還有電感效應(yīng)。當(dāng)你將芯片和封裝集成到一起，Ldi/dt效應(yīng)開始變得非常重要。代工廠開始提供更先進(jìn)的去耦電容，此外還提供器件級電容來抑制噪聲并獲取更加平滑的電源噪聲曲線。尤其對于GAA，挑戰(zhàn)是你將在一平方毫米的空間內(nèi)封裝更多的器件，并且他們將會更加頻繁地切換。那么有什么方法可以使設(shè)備短路并以另一種方式為設(shè)備提供電流嗎？”

還有其他與電源相關(guān)的挑戰(zhàn)?！敖档偷碾娫措妷嚎梢詢H通過極其穩(wěn)定的供電網(wǎng)絡(luò)來實現(xiàn)，”Fraunhofer的Heinig表示。“我們正探討不同的方法來應(yīng)對這些挑戰(zhàn)，例如使用片上穩(wěn)壓器，使用TSV的后端供電或者選擇不同的堆疊選項?！?/p>

什么是后端電源？“這個想法是將電源線和地線移動至晶體管下方——即后側(cè)，”Petranovic表示?！叭缓笫褂霉柰诪橛性磳庸╇?。這是為了減少信號線上IR壓降和噪聲，并減少線路擁塞?！?/p>

這可能會增加一種新的分析形式?！澳悻F(xiàn)在有一個后端金屬，”Robertson表示。“以往，你把晶體管放置在襯底上，你幾乎可以忽略晶體管和襯底之間的電效應(yīng)。你建立了一些基本模型?，F(xiàn)在你基本上在很多電線中間放置晶體管，而不僅是在底部放置。

這應(yīng)該會降低總體噪聲，但是如果你有一個嘈雜的電源網(wǎng)絡(luò)，那么你會和晶體管產(chǎn)生顯著的電源網(wǎng)絡(luò)相互作用。你將更可能需要分析工具去驗證電源網(wǎng)絡(luò)對晶體管的噪聲貢獻(xiàn)，而以前電源網(wǎng)格位于金屬層13及以上，與這些器件有很大的距離?！?/p>

這也增加了新的問題?！斑@些造成了什么樣的壓力？”Sarkar詢問?！澳惚仨毝ㄆ跒槠骷╇?。你將會在硅片中創(chuàng)建額外的應(yīng)力層，而如何對其中一些進(jìn)行建模變得非常關(guān)鍵?！?/p>

新的模型

建立正確的模型至關(guān)重要。“每個新節(jié)點都變得更復(fù)雜，并且必須對增加的新技術(shù)進(jìn)行建模，”Petranovic表示。“無論如何，只要進(jìn)行晶體管縮放，EMIR、熱力、可靠性、電子遷移等都會變得越來越復(fù)雜。對于器件本身來說，這取決于我們需要對其建模的準(zhǔn)確程度。問題是即使有垂直堆疊的納米片，我們能否將其近似等同于具有垂直效果的平面？還是我們需要深入結(jié)構(gòu)內(nèi)部提取一些元件？正確答案是找到精確分析對性能影響所需的最少細(xì)節(jié)?！?/p>

正確建模往往是一個迭代的過程?！安粌H僅是模型本身，”Sarkar表示?！斑@也是工藝開發(fā)和設(shè)備創(chuàng)建，專精于此的晶體管架構(gòu)師和工藝集成商為正在做第一個庫的人提供信息，為了看到正在整合并獲得早期預(yù)覽的一個塊是什么樣子，他們正創(chuàng)建第一個環(huán)形振蕩器。

我們需要明確自身職責(zé)。設(shè)計技術(shù)協(xié)同優(yōu)化的概念變得更加重要。如何能夠影響駐留在組織內(nèi)不同團(tuán)隊中的各個部分？如果他們在不同的組織中，那就更具挑戰(zhàn)性了。我們?nèi)绾螌⑺麄兙奂谝黄鹨詫@些效果進(jìn)行早期預(yù)覽，并向等式左側(cè)的工藝工程師和架構(gòu)師提供反饋，以幫助他們以更有效的方式幫助右側(cè)?！?/p>

如果沒有適當(dāng)?shù)木葮?biāo)準(zhǔn)，工程師不得不對其設(shè)計進(jìn)行過度預(yù)留?！叭缃竦墓こ處熜枰~外2到4個月來關(guān)閉循環(huán)檢查和確認(rèn)流程，”Divecha稱。“提取是循環(huán)檢查里的一個關(guān)鍵步驟，我們從設(shè)計師那里得知，盡管提取的運(yùn)行時間因設(shè)計尺寸和類型而異，但使用某些提取工具在這些先進(jìn)節(jié)點上進(jìn)行完全平面提取可能需要長達(dá)三天時間。這給工程師們帶來了巨大的壓力，需要及時完成設(shè)計凍結(jié)來應(yīng)對上市時間的壓力。”

業(yè)界正嘗試驗證這些模型?！斑@包括兩方面內(nèi)容：一方面是開發(fā)模型，然后圍繞其進(jìn)行分析，”Robertson表示?！皬钠矫嫘途w管到finFET，再到GAA，新的效應(yīng)需要建模，我不知道我們是否已經(jīng)量化了所有這些效應(yīng)。以過去的一個例子來看，我們不關(guān)心平面型晶體管與阱之間的接近程度。在20納米節(jié)點附近，這將變成一個重要的物理效應(yīng)。我認(rèn)為我們對于需要建模的內(nèi)容有一個全面的了解，但我們需要更多的測試芯片，更多的實驗來確保我們捕獲到模型中的所有物理效應(yīng)，一旦我們捕獲到這些數(shù)據(jù)，我們就可以恰當(dāng)?shù)厥褂梅治龉ぞ?。整個行業(yè)正經(jīng)歷驗證工作?！?/p>

“代工廠和EDA供應(yīng)商致力于將這些類型的設(shè)備變成主流。”Divecha表示。“話雖如此，無論是進(jìn)行數(shù)字設(shè)計還是定制/模擬設(shè)計，大部分這些要求都將由EDA軟件來滿足，尤其是提取工具，并且所有效果將在代工廠認(rèn)證的技術(shù)文件中捕獲。”

總結(jié)

目前，每個代工廠都在考慮各種可能性。但是根據(jù)早期公告，它們之間似乎沒有很多共同點。每個代工廠都必須弄清楚哪種方法最適合自己，以及哪種方法能提供最佳收益。

時間將會證明什么才是最成功的。但好消息是，縮放可能是造成痛苦的更大原因，而不是晶體管結(jié)構(gòu)的變化。

本篇文章轉(zhuǎn)自微信公眾號TechSugar （ID:techsugar）

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