雙向端口簡(jiǎn)介

三態(tài)緩沖器也稱三態(tài)門，其典型應(yīng)用是雙向端口，常用于雙向數(shù)據(jù)總線的構(gòu)建。在數(shù)字電路中，邏輯輸出有兩個(gè)正常態(tài)：低電平狀態(tài)（邏輯0）和高電平狀態(tài)（邏輯1），此外，電路還有不屬于0和1的高阻態(tài)（邏輯Z）。所謂高阻，即輸出端屬于浮空狀態(tài)，只有很小的漏電流流動(dòng)，其電平隨外部電平的高低而定，門電平放棄對(duì)輸出電路的控制。或者可以理解為輸出和電路是斷開(kāi)的。

在應(yīng)用代碼中，verilog HDL程序模塊首先進(jìn)行端口（input：輸入端口；output：輸出端口；inout：輸入/輸出端口）定義，然后是邏輯功能的描述。在verilog HDL中，output端口信號(hào)可以被定義為reg類型，并在always塊中賦值使用，而inout端口不能被定義為reg類型，不能再always塊中直接賦值使用，這一點(diǎn)與VHDL中的雙向端口使用方法不同。

由于FPGA需要與外部存儲(chǔ)器或CPU進(jìn)行頻繁的數(shù)據(jù)交換，以及引腳資源有限，使用雙向端口設(shè)計(jì)可以成倍的節(jié)省數(shù)據(jù)引腳線。在設(shè)計(jì)中需要注意兩點(diǎn)：其一，要用三態(tài)門的控制來(lái)處理實(shí)現(xiàn)雙向端口；其二，要分別指定雙向端口作為輸入、輸出端口時(shí)，對(duì)外部對(duì)象的數(shù)據(jù)操作。

2. 雙向端口應(yīng)用實(shí)例

1. 雙向端口的verilog HDL描述

如果輸入輸出端口都是16位，那么總共需要32根數(shù)據(jù)線，使用雙向端口，只需要16根數(shù)據(jù)線。實(shí)例：

模塊示意圖：

dinout為雙向端口，即可作為輸入端口，又可作為輸出端口；

當(dāng) z = 0 時(shí)，三態(tài)門選通，從模塊module_other_1 輸出的數(shù)據(jù) data 的流動(dòng)方向?yàn)?I ---> I/O ，I/O 作為系統(tǒng)（module_top）的輸出端口；（對(duì)于模塊module_dinout，I 的類型是input，I/O的類型聲明為inout，此時(shí)作為輸出端口）

當(dāng) z = 1 時(shí)，三態(tài)門關(guān)閉，數(shù)據(jù) data 的流動(dòng)方向?yàn)?O <--- I/O ，data輸入到模塊module_other_2 中，供其使用，I/O 作為系統(tǒng)（module_top）的輸入端口；（對(duì)于模塊module_dinout，O 的類型是output，I/O的類型聲明為inout，此時(shí)作為輸入端口）

2. 雙向端口的仿真

編寫測(cè)試模塊時(shí)，對(duì)于inout類型的端口，需要定義成wire類型，而其他輸入端口定義為reg類型。此外，對(duì)于雙向端口本身，仿真輸出端口和輸入端口的語(yǔ)法是不同的。

輸出端口仿真

當(dāng)作為輸出端口時(shí)，不需要對(duì)其進(jìn)行初始化，只要開(kāi)通三態(tài)門即可。

輸入端口仿真

當(dāng)作為輸入端口時(shí)，需要對(duì)其進(jìn)行初始化賦值并關(guān)閉三態(tài)門。而如果直接把它跟一般的輸入口一樣直接初始化賦值，則會(huì)出錯(cuò)，因?yàn)樗亩x是wire類型而不是reg類型。這里需要用到force命令。

審核編輯 ：李倩