從正式發(fā)布至今，PCI Express (PCIe) 發(fā)展迅速，在現(xiàn)代數(shù)字世界中無處不在，已經(jīng)成為高性能計算、人工智能/機(jī)器學(xué)習(xí)(ML)加速器、網(wǎng)絡(luò)適配器和固態(tài)存儲等應(yīng)用不可或缺的一項技術(shù)。不僅如此，PCIe 技術(shù)近期在速度和延遲方面取得的突破讓其在存儲器架構(gòu)中也獲得了廣泛應(yīng)用(例如通過 PCIe/CXL 插槽連接的持久內(nèi)存和 DRAM)。

人工智能/機(jī)器學(xué)習(xí)(ML)應(yīng)用的變革以及企業(yè)工作負(fù)載加速遷移至云端的趨勢，持續(xù)推動數(shù)據(jù)流量前所未有的增長。為了應(yīng)對未來對數(shù)據(jù)帶寬的需求，PCI-SIG 于2019 年發(fā)布了 PCIe 6.0，將數(shù)據(jù)傳輸速率翻倍至 64GT/s。最終版 PCIe 6.0 標(biāo)準(zhǔn)已于 2022年1月正式發(fā)布。

圖1：IO 帶寬增長預(yù)測和 PCIe 標(biāo)準(zhǔn)的演化

PCIe 6.0 的主要挑戰(zhàn)

將 I/O 帶寬從 PCIe 5.0 的 32GT/s 翻倍至 64GT/s 給信號完整性(SI)帶來了巨大挑戰(zhàn)。PCIe 向后兼容的需求必須持續(xù)支持 PCB、連接頭和擴(kuò)展卡等傳統(tǒng)通道。數(shù)據(jù)速率為 32GT/s 且采用不歸零制(NRZ)編碼時，傳統(tǒng)通道的插入損耗總和在奈奎斯特頻率(16GHz)下可達(dá)到36dB以上;當(dāng)速率提升至64GT/s NRZ 時，奈奎斯特頻率翻倍至 32GHz，通道的頻率相關(guān)損耗將增加到 70dB 以上。如此的全通道信號損失將令噪音完全無法識別，傳輸?shù)臄?shù)據(jù)將無法被有效還原。

PAM4 加持 PCIe

將信號調(diào)制模式從非歸零編碼(NRZ)改至四電平脈沖幅度調(diào)制(PAM4)是 PCIe 6.0 克服通道信號損失挑戰(zhàn)的方法。

PAM4 是一種多電平信號傳輸技術(shù)，每個單位時間(UI)傳輸2比特，而 NRZ 每個單位時間僅傳輸1比特(見圖2)。采用 PAM4 信號調(diào)制技術(shù)的PCIe 6.0 每個 UI 可以傳輸2比特數(shù)據(jù)，數(shù)據(jù)速率在奈奎斯特頻率不變的情況下增加一倍，成為 PCIe 6.0 的一大優(yōu)勢。通道損失也因此與 PCIe 5.0 一樣可控。

圖2：PAM4 信號調(diào)制

然而，升級至采用 PAM4 信號調(diào)制的 PCIe 版本還需要解決一系列挑戰(zhàn)，并應(yīng)對因此導(dǎo)致的復(fù)雜性上升。幸運的是，Cadence 對 PAM4 并不陌生。早在 2017 年，Cadence 就通過對 Nusemi 公司的收購開始研發(fā)112Gb/s 的 PAM4 技術(shù)。

今天，Cadence 已經(jīng)是多個先進(jìn) FinFET 節(jié)點下 112G/56G PAM4 SerDes IP 的領(lǐng)先供應(yīng)商，客戶使用我們的 IP 已經(jīng)開發(fā)出多項成功的芯片設(shè)計。

協(xié)議更新，為效率而生

PIPE 到控制器的接口也升級到了 6.0 版本，延遲進(jìn)一步降低。

PCIe 6.0 標(biāo)準(zhǔn)引入了流控制單元的概念(FLIT)，與 PAM4 所需的前向糾錯(FEC)高效協(xié)同，為采用最常見配置的主流負(fù)載提供更低的延遲。

PCIe 前代版本通過動態(tài)鏈路帶寬和低功耗狀態(tài)實現(xiàn)節(jié)能。但在此過程中，動態(tài)鏈路帶寬會干擾數(shù)據(jù)流的傳輸。PCIe 6.0 采用全新的低功耗狀態(tài) L0p，可在不干擾數(shù)據(jù)流的前提下允許功耗相對帶寬的按比例調(diào)整。

Cadence 針對 PCIe 6.0 的完整 IP 解決方案

圖3：Cadence 的 PCIe PHY 和控制器解決方案

Cadence 致力于引領(lǐng)行業(yè)采用最新的 PCIe 6.0 標(biāo)準(zhǔn)，用 PCIe 6.0 IP 解決方案應(yīng)對前沿領(lǐng)域快速變革的技術(shù)需求。

過去 20年，Cadence 一直是 PCIe PHY 和控制器的領(lǐng)先供應(yīng)商。采用 Cadence 領(lǐng)先的 PAM4 技術(shù)以及經(jīng)過驗證的112G/56G PAM4 以太網(wǎng) PHY IP，結(jié)合在 PCIe 領(lǐng)域深厚的經(jīng)驗，Cadence 致力于為市場提供最先進(jìn)的 PCIe 6.0 PHY 和控制器 IP。

關(guān)于 Cadence

Cadence 在計算軟件領(lǐng)域擁有超過 30 年的專業(yè)經(jīng)驗，是電子系統(tǒng)設(shè)計產(chǎn)業(yè)的關(guān)鍵領(lǐng)導(dǎo)者。基于公司的智能系統(tǒng)設(shè)計戰(zhàn)略，Cadence 致力于提供軟件、硬件和 IP 產(chǎn)品，助力電子設(shè)計概念成為現(xiàn)實。Cadence 的客戶遍布全球，皆為最具創(chuàng)新能力的企業(yè)，他們向超大規(guī)模計算、5G 通訊、汽車、移動、航空、消費電子、工業(yè)和醫(yī)療等最具活力的應(yīng)用市場交付從芯片、電路板到完整系統(tǒng)的卓越電子產(chǎn)品。Cadence 已連續(xù)八年名列美國財富雜志評選的 100 家最適合工作的公司。如需了解更多信息，請訪問公司網(wǎng)站 cadence.com。

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原文標(biāo)題：成熟的PCIe 6.0 IP可極大降低復(fù)雜系統(tǒng)開發(fā)難度

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