ACE 要求 WU/WLU 傳輸事務(wù)不得繞過任何未完成的逐出類型傳輸事務(wù) (WriteBack/WriteEvict/WriteClean)。

為滿足此要求，如果在逐出處于暫掛狀態(tài)時(shí)嘗試 WU/WLU 傳輸事務(wù)，則會(huì)導(dǎo)致微架構(gòu)危害并強(qiáng)制回放。

在極為罕見的情況下，如果存在由 L2 高速緩存行填充和關(guān)聯(lián)逐出構(gòu)成的持久性數(shù)據(jù)流，并且互連中存在顯著反壓，這兩者相結(jié)合并搭配特定時(shí)序，就可能導(dǎo)致 WBNA 存儲(chǔ)無限停滯。

條件
1. 通過將 L2ACTLR[4] 默認(rèn)值更改為 1b0 來啟用 WriteUnique/WriteLineUnique 傳輸事務(wù)。
2. Cortex-A72 處理器發(fā)出寫回?zé)o分配存儲(chǔ) (OP1) 指令。如果處理器將數(shù)據(jù)流傳輸存儲(chǔ)降級(jí)至寫回?zé)o分配，則同樣滿足此條件。
3. 存在暫掛的逐出事務(wù)，因 ACE 要求未完成的逐出事務(wù)必須完成后才能執(zhí)行 WriteUnique/WriteLineUnique 存儲(chǔ)，從而導(dǎo)致 (OP1) 強(qiáng)制停滯。
4. 因其它核和/或預(yù)取導(dǎo)致發(fā)生持續(xù)性的 L2 高速緩存行填充數(shù)據(jù)流，從而觸發(fā)新的逐出。
5. 在互連中存在顯著持續(xù)性反壓，使系統(tǒng)保持處于擁塞，從而使 ACE 寫入通道隊(duì)列近滿。
6. 存在特定仲裁和時(shí)序條件，并且此類條件與條件 5 相結(jié)合導(dǎo)致觸發(fā)微架構(gòu)危害，導(dǎo)致條件 3 不斷重復(fù)。

解決方案

影響：

如滿足以上條件，(OP1) 將停滯直至 L2 子系統(tǒng)中的特定時(shí)序條件和反壓放寬為止。寫回?zé)o分配存儲(chǔ)后的中斷和屏障也將延遲，直至存儲(chǔ)完成為止。

此錯(cuò)誤的條件極為罕見，應(yīng)該不會(huì)對(duì)實(shí)際系統(tǒng)性能產(chǎn)生顯著影響。

此外，如果使用 L2ACTLR[4] 的復(fù)位值，并禁用 WriteUnique/WriteLineUnique 傳輸事務(wù)，則可提升大部分系統(tǒng)的性能。

變通方法：

如無需 WriteUnique/WriteLineUnique 傳輸事務(wù)，則可通過設(shè)置 L2ACTLR[4] = 1'b1 來將其禁用。

這是復(fù)位值。否則，設(shè)置 L2ACTLR[7] = 1'b1 即可啟用 L2 危害檢測超時(shí)。這將強(qiáng)制 L2 高速緩存定期重新評(píng)估危害，屆時(shí)將釋放停滯。

受影響的配置：

具有 Arm Cortex-A72 (APU) 的所有 Versal 器件。

解決方案：

請(qǐng)參閱此第三方勘誤表 (Arm, Inc. 851022)。不對(duì)該問題進(jìn)行修復(fù)。