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嵌入式源漏選擇性外延(Embedded Source and Drain Selective Epitaxy)

Semi Connect ? 來(lái)源:Semi Connect ? 作者:Semi Connect ? 2022-11-29 16:05 ? 次閱讀
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嵌入式源漏選擇性外延是指在 MOS 晶體管的源漏區(qū)域,選擇性地外延生長(zhǎng)一層原位摻雜的半導(dǎo)體單晶層(如摻雜的單晶硅或鍺硅)。這也是單軸應(yīng)變(Uniaxial Strain) 的應(yīng)用實(shí)例。因?yàn)槭褂们度胧皆绰┕に嚳梢允沟?MOS 場(chǎng)效應(yīng)晶體管性能顯著提升,包括開(kāi)態(tài)電流的增大和開(kāi)關(guān)速度的增加,故被廣泛用于邏輯集成電路 65nm 以下技術(shù)節(jié)點(diǎn)。目前在集成電路工業(yè)中,對(duì)于p-MOS 場(chǎng)效應(yīng)晶體管,嵌入式源漏工藝一般是指在源漏區(qū)域外延生長(zhǎng)一層p型摻雜(如硼等)的單晶鍺硅 SiGe;而對(duì)于 n-MoS 場(chǎng)效應(yīng)晶體管,一般是指指在源漏區(qū)域外延生長(zhǎng)一層n型摻雜(如磷、砷等)的單晶硅 Si 或碳化硅 SiC。

通常,選擇性外延是在低溫下進(jìn)行的。降低外延生長(zhǎng)溫度的一個(gè)方法是降低工藝過(guò)程中的壓力,目前減壓的外延生長(zhǎng)是在 40~100Torr 壓力下操作的,所需的工藝溫度約為 1000℃。當(dāng)工藝壓力進(jìn)一步降低到 0.01-0.02Torr 時(shí),操作的溫度可以降低到 750~800°C。產(chǎn)生的應(yīng)力大小除了與工藝參數(shù)和鍺等雜質(zhì)濃度的分布有關(guān),還與鍺硅與溝道不同的相對(duì)位置密切相關(guān)。

源漏選擇性外延一般采用氮化硅或二氧化硅作為硬掩模遮蔽層,利用刻蝕氣體抑制遮蔽層上的外延生長(zhǎng),僅在曝露出硅的源漏極區(qū)域?qū)崿F(xiàn)外延生長(zhǎng)。源漏選擇性外延工藝一般包括外延前預(yù)清洗、外延 SiCoNi 清洗、原位氫氣烘焙、選擇性外延生長(zhǎng)4個(gè)步驟。外延前預(yù)清洗一般在酸槽中進(jìn)行,采用氫氟酸 (HF)和 RCA 清洗表面氧化層和雜質(zhì);外延 SiCoNi 清洗用于去除自然氧化層;原位氫氣烘焙進(jìn)一步降低硅片表面的氧原子、碳原子含量;選擇性外延生長(zhǎng),即利用化學(xué)氣相外延方法,通入反應(yīng)氣體源,包括硅源(如 SiH4、SiH2CL2、Si2H6等)、鍺源(GeH4)、刻蝕氣體 (HCl、Cl2)、載流氣體(H2、N2)等,在硅片表面通過(guò)氣相化學(xué)反應(yīng)生長(zhǎng)外延層。

對(duì)于 p-MOS 器件的嵌入式鍺硅工藝,利用鍺、硅晶格常數(shù)的不同,在源漏區(qū)域外延生長(zhǎng)鍺硅(晶格常數(shù)大于硅)后,在MOS 器件的溝道區(qū)會(huì)產(chǎn)生單軸壓應(yīng)力,可以提升p-MOS 器件的空穴遷移率。在嵌入式鍺硅外延工藝開(kāi)發(fā)中,一方面應(yīng)通過(guò)外延工藝的優(yōu)化提高鍺硅的鍺含量和增大原位摻雜濃度,以獲得更高器件性能;另一方面還需要注意控制外延生長(zhǎng)過(guò)程中產(chǎn)生的各種缺陷,如生長(zhǎng)不均、晶格缺陷(如位錯(cuò)、堆疊缺陷)等。另外,隨著技術(shù)的發(fā)展,器件結(jié)構(gòu)的變化,嵌入式鍺硅外延工藝也發(fā)生著相應(yīng)的變化。早期平面 MOS 器件中嵌入式鍺硅外延傾向于采用∑形狀的結(jié)構(gòu),而隨著三維器件 FinFET 的出現(xiàn),鍺硅外延更傾向于采用“U”形結(jié)構(gòu)的源漏。

對(duì)于n-MOS 器件,源漏選擇性外延技術(shù)主要包括在源漏區(qū)域摻雜硅外延生長(zhǎng)和摻雜碳化硅外延生長(zhǎng)兩種技術(shù)。在n-MOs 器件中,通過(guò)摻雜硅在源漏區(qū)域的外延生長(zhǎng),可以提升源漏區(qū)域的硅表面水平位置,從而降低寄生電阻和后續(xù)硅化物產(chǎn)生的穿刺缺陷。為了進(jìn)一步提升器件的性能,源漏外延 SiC 技術(shù)被提出,即在n-MOs 器件的源漏區(qū)選擇性外延 SiC。 由于 SiC 晶格常數(shù)小于硅,將在n-MOS溝道區(qū)產(chǎn)生單軸張應(yīng)變,從而可以提高溝道電子的遷移率。但在實(shí)際工藝中,由于碳和硅的晶格常數(shù)相差較大,源漏外延 SiC 會(huì)導(dǎo)致出現(xiàn)外延缺陷過(guò)多、應(yīng)力釋放等問(wèn)題,因此該技術(shù)尚需進(jìn)一步研發(fā)。

審核編輯 :李倩

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原文標(biāo)題:嵌入式源漏選擇性外延(Embedded Source and Drain Selective Epitaxy)

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