Allegro和 Sigrity 軟件最新發(fā)布了一系列的產(chǎn)品更新（SPB17.4 QIR4 release）。我們將通過(guò)實(shí)例講解、視頻演示讓您深入了解 Allegro PCB Editor、Allegro System Capture、Allegro Package Designer Plus（本期內(nèi)容）、Sigrity Aurora（本期內(nèi)容）、Sigrity SystemSI、Sigrity SystemPI等產(chǎn)品的新功能及用法，助力提升設(shè)計(jì)質(zhì)量和設(shè)計(jì)效率。

Cadence Sigrity Aurora 為 PCB 設(shè)計(jì)前、設(shè)計(jì)中和布局后提供傳統(tǒng)的信號(hào)和電源完整性 (SI/PI) 分析，結(jié)合 Cadence Allegro PCB 編輯和布線技術(shù)，Sigrity Aurora用戶(hù)在設(shè)計(jì)初期就可以使用 “What-if” 探索環(huán)境進(jìn)行分析，從而獲得更準(zhǔn)確的設(shè)計(jì)約束并減少設(shè)計(jì)迭代。

Sigrity Aurora 直接讀寫(xiě) Allegro PCB 數(shù)據(jù)庫(kù)，可快速準(zhǔn)確地整合設(shè)計(jì)和分析結(jié)果。它提供了一個(gè)基于 SPICE 仿真器和獲得專(zhuān)利的 Sigrity 嵌入式混合場(chǎng)求解器，用于二維和三維結(jié)構(gòu)提取。同時(shí)支持兼顧電源影響（Power-Aware）的 IBIS 模型，如需要還支持晶體管級(jí)別的模型。高速信號(hào)可以在布局階段中或布局階段后，對(duì)比備選方案進(jìn)行研究，以便對(duì)所有相關(guān)信號(hào)進(jìn)行全面分析。

在最新的 SPB 17.4 版本中，Cadence Sigrity Aurora 主要在以下幾個(gè)方面對(duì)互連建模的仿真功能進(jìn)行了更新：

支持對(duì)未布線網(wǎng)絡(luò)的拓?fù)涮崛〖敖＃?/strong>支持布線前按照預(yù)拉線曼哈頓長(zhǎng)度拓?fù)涮崛?，并進(jìn)行信號(hào)互連搭建，進(jìn)行信號(hào)完整性仿真分析。

支持 Clarity 3D Solver 和 Sigrity PowerSI 引擎直接集成：在 Aurora 環(huán)境中，可以通過(guò)選擇需要提取的網(wǎng)絡(luò)調(diào)用 Clarity3D Solver 和 Sigrity PowerSI 引擎進(jìn)行 S參數(shù) 的仿真建模。

IR Drop 直流電壓降仿真支持自動(dòng)剪切功能：自動(dòng)剪切功能，可以加快仿真的速度，針對(duì)大型 PCB 的區(qū)域分析及部分電路仿真提升仿真的速度。

新增生成同軸電纜和雙絞線電纜的模型：生成同軸電纜和雙絞線建模，支持框架及參數(shù)建模和自定義參數(shù)建模的辦法，通過(guò)修改編輯支持直接進(jìn)行信號(hào)互連拓?fù)浼靶盘?hào)互連仿真。

Sigrity Aurora

互連建模仿真亮點(diǎn)——

#3 IR Drop直流電壓降仿真支持自動(dòng)剪切功能

Aurora_TopWbench_SPB 17.4 更新之后，IR Drop 直流電壓降仿真支持自動(dòng)剪切功能，這樣可以加快仿真的速度。IR Drop 工作流中，如果想要啟用自動(dòng)剪切功能的網(wǎng)絡(luò)功能，首先需要設(shè)置一個(gè)系統(tǒng)的環(huán)境變量 IDA_IRDROP_NY。

接下來(lái)我們使用一個(gè)實(shí)例文件來(lái)講解 IR Drop 直流電壓降的辦法。

1?

實(shí)例講解 · 視頻版

建議在WIFI環(huán)境下觀看，并注意調(diào)整音量

2?

實(shí)例講解 · 圖文版

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在 Analysis Workflows 流程中選擇 IR Drop Workflows 進(jìn)行電壓降的仿真分析。

2

Set Analysis Options 用來(lái)設(shè)置仿真的可選參數(shù)配置，在 Layout 里面可以看到所遇到的錯(cuò)誤檢查，能夠有效的檢查短路的電路，stop simulation if short circuits are found 表示發(fā)現(xiàn)了短路的錯(cuò)誤停止仿真。Design Cutting 是切割的設(shè)置，Cut design by enabled nets 可以針對(duì)選擇的網(wǎng)絡(luò)進(jìn)行自動(dòng)的區(qū)域切割，通過(guò)區(qū)域切割的辦法可以提高仿真的速度。

3

Topology Extraction 用來(lái)設(shè)置提取拓?fù)鋾r(shí)候的元件類(lèi)型定義，電阻、電感、電容、Sinks 是默認(rèn)元件編號(hào)規(guī)律等參數(shù)。

4

Default Properties 默認(rèn)參數(shù)設(shè)置；Current 負(fù)載電流設(shè)置；Voltage Tolerance Upper (+%) 電壓允許公差上限設(shè)置；Voltage Tolerance Upper (-%) 電壓允許公差下限設(shè)置。

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Current Threshold 電流閾值設(shè)置，設(shè)置電流的密度及電流的 IPC 標(biāo)準(zhǔn)溫升等數(shù)據(jù)參數(shù)。

6

Simulation 勾選 Use ideal ground 表示采用理想電源平面。

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設(shè)置電壓源 VRM，選擇需要分析和設(shè)置成 VRM 的元件，然后勾選，表示將該元件設(shè)置成 VRM。VRM 需要設(shè)置電壓給出電壓模型。

8

設(shè)置負(fù)載 SINKS，在右側(cè) Sink Table 窗口中，勾選需要設(shè)置成負(fù)載的元件，然后輸入電流以及允許的公差數(shù)據(jù)。

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Set up Computer Resources 設(shè)置計(jì)算機(jī)資源，支持多核心的資源調(diào)用，這里可以按照計(jì)算機(jī) CPU 的核心和資料來(lái)選擇執(zhí)行的資源配置。

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設(shè)置完成以后選擇 Start Analysis 進(jìn)行直流電壓降仿真分析。

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仿真結(jié)果中，可以看到 3.3V 網(wǎng)絡(luò)仿真結(jié)果和自動(dòng)判斷的 PASS 結(jié)果。

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下圖為仿真結(jié)果、電壓降仿真結(jié)果。

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仿真結(jié)果的顯示，電流密度的仿真結(jié)果顯示。

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仿真結(jié)果的顯示，電壓結(jié)果的預(yù)覽顯示仿真結(jié)果顯示。

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仿真結(jié)果的顯示，電壓結(jié)果的預(yù)覽顯示仿真結(jié)果顯示。