近日，第五屆集成電路EDA設(shè)計精英挑戰(zhàn)賽正式拉開帷幕。作為國內(nèi)首家EDA上市公司，也是集成電路設(shè)計自動化（EDA）產(chǎn)教融合聯(lián)盟常務理事單位，概倫電子一直秉持與中國集成電路產(chǎn)業(yè)共同成長的理念，始終致力于為中國集成電路產(chǎn)業(yè)打造多層次的專業(yè)人才培養(yǎng)機制，已連續(xù)五年支持和參與該項賽事。本次概倫電子全新發(fā)布“標準單元電路的版圖自動生成”企業(yè)賽題，歡迎廣大同學們踴躍報名！

賽題名稱

標準單元電路的版圖自動生成

賽題背景

在數(shù)字電路標準單元庫的開發(fā)中，版圖設(shè)計是最重要的環(huán)節(jié)之一。目前標準單元的版圖繪制仍然以人工繪制為主，而庫中單元的數(shù)量往往多達上千顆，導致整個標準單元庫的開發(fā)周期較長。如果能夠提高標準單元版圖設(shè)計自動化的程度，整個庫的開發(fā)周期將大大縮減。標準單元的版圖設(shè)計中，通常包含兩個環(huán)節(jié)——晶體管布局和布線。本賽題重點關(guān)注布局環(huán)節(jié)，主要考慮組合邏輯和時序邏輯的標準單元，包含NMOS 和 PMOS 晶體管。在本題中，平面工藝下簡化后的布局問題如圖1所示，標準單元將被放在兩條電源軌道(Power Rail)之間，高度固定，寬度不定。

在標準單元的內(nèi)部，晶體管按兩行依次放置，PMOS晶體管在上面一行，NMOS 晶體管放在下面一行，本題中所有晶體管的有源區(qū)向電源軌道對齊，如圖 2，詳細描述見賽題描述。

注：1. 晶體管由兩個矩形表示，垂直矩形為柵極，藍色矩形為有源區(qū)。2. 圖中上下兩側(cè)的綠色矩形為電源軌道，分別連接VDD 和VSS。3. 整個標準單元被等分為兩個部分，上半部分為PMOS 晶體管可放置的區(qū)域，下半部分為 NMOS 晶體管可放置的區(qū)域。4. 所有晶體管有源區(qū)向兩側(cè)的電源軌道對齊。5. 同一水平位置的晶體管柵極會直接相連。6. 若兩個晶體管的有源區(qū)重疊，則其柵極間距為1個單位長度，此時要求重疊部分所連線網(wǎng)相同；若不重疊，則其柵極間距至少為2個單位長度。7. 本題中任意兩個晶體管的柵極間距都為整數(shù)個單位長度。

在進行晶體管布局時，版圖工程師通常需要考慮以下這些內(nèi)容：

在現(xiàn)有的標準單元布局算法的研究中，對面積和可布線性的優(yōu)化算法已經(jīng)有較多的參考。但是由于缺乏對其他內(nèi)容的考慮，算法自動生成的布局通常無法直接被使用，尤其是在一些較為復雜的標準單元中，版圖工程師往往需要花上 1-2 周的時候去調(diào)整和優(yōu)化布局。

賽題Chair介紹

葉佐昌

清華大學

博士，畢業(yè)于清華大學微電子研究所。曾在美國Cadence伯克利實驗室擔任研究員，目前為清華大學集成電路學院副研究員，研究領(lǐng)域包括集成電路仿真、建模和自動化設(shè)計方法學。目前研究方向主要用于模擬全流程敏捷設(shè)計的EDA工具開發(fā)。

賽題描述

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大賽概況

2023 (第五屆)集成電路EDA設(shè)計精英挑戰(zhàn)賽賽程時間安排如下：

EDA設(shè)計精英挑戰(zhàn)賽現(xiàn)已正式開放報名，關(guān)注官網(wǎng)（http://eda.icisc.cn），獲取更多大賽信息。

獎項設(shè)置

麒麟杯（1支）：20萬菁英杯（1-2支）：8萬一等獎（最高15%）：2萬二等獎（最高30%）：1萬

關(guān)于概倫

上海概倫電子股份有限公司(688206.SH)作為國內(nèi)首家EDA上市公司，是關(guān)鍵核心技術(shù)具備國際市場競爭力的EDA領(lǐng)軍企業(yè)，致力于打造應用驅(qū)動的、覆蓋集成電路設(shè)計與制造的EDA全流程解決方案，支撐各類高端芯片研發(fā)的持續(xù)發(fā)展，并聯(lián)合產(chǎn)業(yè)鏈上下游和EDA合作伙伴，建設(shè)有競爭力和生命力的EDA生態(tài)。通過EDA方法學創(chuàng)新，概倫電子推動集成電路設(shè)計和制造的深度聯(lián)動，加快工藝開發(fā)和芯片設(shè)計進程，提高集成電路產(chǎn)品的良率和性能，增強了集成電路企業(yè)整體市場競爭力。 ?掃描二維碼
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