在今年的 DesignCon 2023 活動(dòng)中，美光科技（Micron）展示了所有關(guān)于 DDR5 設(shè)計(jì)挑戰(zhàn)的演講，例如DRAM 內(nèi)部對(duì)決策反饋均衡器 （ DFE ）的需求。西門子EDA（Siemens EDA）和 Micron 聯(lián)手撰寫了一份關(guān)于該主題的 25 頁詳細(xì)白皮書，我能夠從這篇短文中歸納出一些要點(diǎn)。

DDR5 規(guī)范于 2020 年推出，數(shù)據(jù)傳輸帶寬為 3200MT/s，需要均衡 （EQ） 電路來解決通道損傷問題。

DFE 旨在克服符號(hào)間干擾 （ ISI ） 的影響，美光的設(shè)計(jì)人員必須考慮 DRAM DFE 中的時(shí)鐘、Rx 眼圖評(píng)估、誤碼率 （BER） 和抖動(dòng)分析。IBIS-AMI模型用于對(duì) DDR5 行為以及 EDA 工具統(tǒng)計(jì)仿真流程進(jìn)行建模。

DDR5 規(guī)范的一部分是 DRAM Rx 內(nèi)部的 4-tap DFE，DFE查看過去接收的數(shù)據(jù)比特，以消除比特位中的任何ISI。DFE首先應(yīng)用一個(gè)電壓偏移來消除ISI，然后限幅器將當(dāng)前位量化為高位或低位。EETOP編譯自semiwiki

DDR5 規(guī)范中的典型 4-tap DFE

對(duì)于 DDR5，時(shí)鐘是差分選通信號(hào)（DQS_t、DQS_c），并且它沿著單端數(shù)據(jù)信號(hào) （DQ） 轉(zhuǎn)發(fā)到 Rx。DQS 信號(hào)被緩沖，然后扇出到最多 8 個(gè) DQ 鎖存器的時(shí)鐘輸入，從而導(dǎo)致時(shí)鐘樹延遲。

DQS 時(shí)鐘樹延遲

最大眼圖高度為 95mV，最大眼圖寬度為 0.25 單位間隔 （UI），或僅為 78.125ps。使用統(tǒng)計(jì)方法測(cè)量 1e-16 的 BER 是最實(shí)用的。

IBIS 模型已用于多代 DDR 系統(tǒng)，支持端到端系統(tǒng)仿真，但從 DDR5 開始添加 EQ 功能和 BER 眼圖模板要求，人們尋求新的仿真模型和分析。通過 IBIS-AMI 建模，可以實(shí)現(xiàn)快速、準(zhǔn)確的 Si 仿真，可跨 EDA 工具移植，同時(shí)保護(hù) IO 細(xì)節(jié)的 IP。IBIS-AMI支持統(tǒng)計(jì)和逐位仿真模式，統(tǒng)計(jì)流程如下所示。

統(tǒng)計(jì)仿真流程

這個(gè)流程的結(jié)果是一個(gè)統(tǒng)計(jì)學(xué)上的眼圖，可用于測(cè)量不同誤碼率水平下的眼圖輪廓。

DDR5仿真實(shí)例

使用 Micron 提供的 DQ 和 DQS IBIS-AMI 模型在HyperLynx LineSim工具中對(duì) DDR5 仿真進(jìn)行建模，以下是系統(tǒng)原理圖。

DDR5系統(tǒng)原理圖

EDA工具在指定的時(shí)鐘時(shí)間捕捉波形，其中時(shí)鐘時(shí)間內(nèi)的時(shí)序不確定性被轉(zhuǎn)移到所產(chǎn)生的輸出眼圖中，在限幅器及其時(shí)鐘量化之前重建電壓和時(shí)序裕量。

Variable clock times

DQS 和 DQ 時(shí)序不確定性都會(huì)影響眼圖，類似于時(shí)序裕度。圖 A 顯示注入到 DQ 信號(hào)的抖動(dòng)，圖 B 顯示注入到 DQS 信號(hào)的抖動(dòng)。DQ（紅色）和 DQS（綠色）抖動(dòng)一起顯示在圖 C 中。

Timing bathtub curve

甚至可以對(duì)各種組合中的 DQ 信號(hào)和 DQS 信號(hào)進(jìn)行正弦抖動(dòng)效應(yīng)建模，以查看 BER 和時(shí)序浴盆曲線結(jié)果。DDR5 具有 Rj、Dj 和 Tj 測(cè)量，而不是周期和周期間抖動(dòng)測(cè)量?？梢?a href="http://m.sdkjxy.cn/analog/" target="_blank">模擬 Rx 和 Rj 值對(duì) BER 圖的影響以及bathtub curve時(shí)序。

數(shù)據(jù)上的 Rx Rj 與數(shù)據(jù)和時(shí)鐘組合的比較

超越線性和時(shí)不變 （LTI） 建模，多重邊沿響應(yīng) （MER） 技術(shù)使用一組上升沿和下降沿。通過定制的高級(jí) IBIS-AMI 流程，它對(duì)每個(gè) MER 邊緣執(zhí)行統(tǒng)計(jì)分析，然后將組合效果疊加到輸出眼圖中。

逐位高級(jí)仿真結(jié)果

在建模中添加 2% 的 Tx Rj 值可顯示更真實(shí)的 BER 降級(jí)圖結(jié)果。

總結(jié)

信號(hào)完整性效應(yīng)主導(dǎo) DDR5 系統(tǒng)的設(shè)計(jì)，因此要獲得準(zhǔn)確的結(jié)果，需要對(duì)所有新的物理效應(yīng)進(jìn)行詳細(xì)建模。Rx AMI 模型的 IBS-AMI 規(guī)范已更新為使用轉(zhuǎn)發(fā)時(shí)鐘。Micron 展示了他們?nèi)绾问褂脮r(shí)鐘 DDR5 模擬流程來模擬新效應(yīng)，包括非 LTI 效應(yīng)，并實(shí)現(xiàn) 1e-16 及以下的 BER 模擬。