易靈思Ti180報錯分析cannot connect to more than 4 different clocks per region on left and right
報錯：cannot connect to more than 4 different clocks per region on left and right
今天在Ti180分配LVDS的時候出現(xiàn)了這個錯誤。原因是在pinout文件中對應(yīng)的Clock Region中，不能超過4個時鐘去驅(qū)動。
也就是GPIOR_PN_42,41,40三組差分對，不能由兩組LVDS來驅(qū)動，因?yàn)槊拷MLVDS時鐘有l(wèi)vds_fast_clk和lvds_slow_clk兩個，兩組就會有4個時鐘在Region clock R13區(qū)域。
| Emulated MIPI RX Function | LVDS and MIPI Pairs | Clock Region |
| RX_DATA_P1_I6 | GPIOR_PN_42 | R13 |
| RX_DATA_N1_I6 | GPIOR_PN_42 | R13 |
| RX_DATA_N0_I6 | GPIOR_PN_41 | R13 |
| RX_DATA_P0_I6 | GPIOR_PN_41 | R13 |
| RX_DATA_N7_I7 | GPIOR_PN_40 | R13 |
| RX_DATA_P7_I7 | GPIOR_PN_40 | R13 |
聲明：本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問題，請聯(lián)系本站處理。
舉報投訴
-
時鐘
+關(guān)注
關(guān)注
11文章
2000瀏覽量
135292 -
lvds
+關(guān)注
關(guān)注
2文章
1244瀏覽量
70266 -
易靈思
+關(guān)注
關(guān)注
6文章
66瀏覽量
5608
發(fā)布評論請先 登錄
相關(guān)推薦
熱點(diǎn)推薦
易靈思2026技術(shù)研討會圓滿舉辦，16nm 鈦金系列重塑FPGA效能邊界
4月17日，易靈思2026技術(shù)研討會·北京站正式舉行。研討會以“方寸之間，無界之‘芯’”為主題，現(xiàn)場深度解析了易
賽靈思FPGA電源解決方案全解析
賽靈思FPGA電源解決方案全解析 在當(dāng)今的電子設(shè)計領(lǐng)域，現(xiàn)場可編程門陣列（FPGA）憑借其出色的設(shè)計靈活性和較低的工程成本，在眾多應(yīng)用和終端市場中占據(jù)了重要地位。然而，F(xiàn)PGA的電源設(shè)計和管理卻是一
在Gnome桌面環(huán)境下啟動cutefish終端等應(yīng)用會報錯如何解決？
環(huán)境（Wayland）下啟動cutefish終端等應(yīng)用會報錯
user@starfive:~/cutefish$ cutefish-terminalQSocketNotifier: Can only
發(fā)表于 02-27 07:26
易靈思助力2025年全國大學(xué)生嵌入式芯片與系統(tǒng)設(shè)計競賽圓滿落幕
2025年11月30日，第八屆全國大學(xué)生嵌入式芯片與系統(tǒng)設(shè)計競賽——FPGA創(chuàng)新設(shè)計賽道全國總決賽在南京圓滿落下帷幕。在這場代表國內(nèi)FPGA領(lǐng)域最高水平的大學(xué)生賽事中，易靈思（深圳）科技有限公司作為
易靈思FPGA RISC-V自定義指令的使用方法
功耗設(shè)備到高性能計算。易靈思提供完整的RISC-V 解決方案，致力于讓開發(fā)者和硬件設(shè)計人員可以根據(jù)需要自定義和擴(kuò)展指令集，且無需擔(dān)心專有技術(shù)的限制。
易靈思Sapphire SoC中RISC-V平臺級中斷控制器深度解析
隨著 RISC -V處理器在 FPGA 領(lǐng)域的廣泛應(yīng)用，易靈思 FPGA 的 Sapphire RISC-V 內(nèi)核憑借軟硬核的靈活支持，為開發(fā)者提供多樣選擇。本文深入探討 Sapphire SoC 中 RISC - V 平臺級
易靈思助力上海集成電路緊缺人才培訓(xùn)項(xiàng)目順利結(jié)課
的核心企業(yè)，易靈思深度參與本次培訓(xùn)，從技術(shù)理論到實(shí)戰(zhàn)操作全程賦能，與學(xué)員們共同探索FPGA的創(chuàng)新應(yīng)用與未來潛力。
易靈思2025 FPGA技術(shù)研討會成都站圓滿收官
金秋九月，芯聚蓉城。9月16日下午，易靈思（Elitestek）在成都希頓酒店成功舉辦了以“蓉芯聚力·易啟未來”為主題的技術(shù)研討會。本次盛會吸引了成都及周邊地區(qū)眾多行業(yè)工程師、技術(shù)愛好
易靈思與思特威第二屆機(jī)器視覺方案大會圓滿收官
近日，由易靈思與思特威聯(lián)合舉辦的第二屆機(jī)器視覺方案大會在深圳福田會展中心成功舉行。本次大會以技術(shù)驅(qū)動與應(yīng)用落地為核心，匯聚了行業(yè)專家、合作伙伴與資深工程師，共同探討了機(jī)器視覺領(lǐng)域的前沿
易靈思與思特威第二屆機(jī)器視覺大會即將舉辦
去年盛夏，首屆易靈思與思特威機(jī)器視覺技術(shù)大會點(diǎn)燃了行業(yè)創(chuàng)新的火花。易靈
k230在實(shí)現(xiàn)巡線功能的時的錯誤怎么解決？
_line.theta() right_angle = right_line.theta()# 處理角度值（確保在0-180范圍內(nèi)） if left_angle < 0:
發(fā)表于 07-30 07:35
易靈思與南京大學(xué)集成電路學(xué)院暑期課程圓滿結(jié)課
近日，由國產(chǎn)FPGA領(lǐng)軍企業(yè)易靈思與南京大學(xué)集成電路學(xué)院聯(lián)合舉辦的“深度學(xué)習(xí)與硬件加速”暑期課程圓滿結(jié)課。本次課程為期5天（7月7日至7月11日），面向大三本科生，旨在通過理論與實(shí)踐結(jié)合的方式，幫助學(xué)生掌握FPGA硬件加速與Ti
HarmonyOS AI輔助編程工具（CodeGenie）報錯分析
當(dāng)DevEco Studio構(gòu)建ArkTS工程出現(xiàn)失敗時，CodeGenie能夠?qū)﹀e誤進(jìn)行智能分析，提供錯誤原因及修復(fù)方案，幫助開發(fā)者快速解決編譯構(gòu)建問題。
1.如需開啟編譯報錯智能分析和自動修復(fù)
發(fā)表于 07-11 17:48
esp32cam
這是在使用esp32cam攝像頭代碼時，報錯，具體為啥?。縯hread \'main\' panicked at \'assertion failed: `(left != right)`
l
發(fā)表于 06-15 13:20
易靈思鈦金系列時鐘選擇功能-2 以Ti60F225為例來介紹如何實(shí)現(xiàn)下面的4選擇1時鐘選擇功能
在trion要實(shí)現(xiàn)一個4選1時鐘復(fù)用或許比較麻煩。但是在鈦鑫上已經(jīng)給出了解決方案。這里以Ti60F225為例來介紹如何實(shí)現(xiàn)下面的4選擇1時鐘選擇功能。 在FPGA的top,bottom,rig
評論