在trion要實(shí)現(xiàn)一個(gè)4選1時(shí)鐘復(fù)用或許比較麻煩。但是在鈦鑫上已經(jīng)給出了解決方案。這里以Ti60F225為例來介紹如何實(shí)現(xiàn)下面的4選擇1時(shí)鐘選擇功能。

在FPGA的top,bottom,right和left各有8個(gè)clkmux,分別是Mux 0 ~ Mux 7。

每個(gè)MUX的時(shí)鐘來源包括GPIO,LVDS RX（支持gclk和rclk）,MIPI RX LANE(用于時(shí)鐘的)，PLL，Oscillator(片上晶振)和Core(從Core邏輯出來的信號)

其中只有Mux0和Mux7可以支持4路動態(tài)復(fù)用，相當(dāng)于Altera的clockctrl模塊用于時(shí)鐘動態(tài)選擇。下圖以top為例。

從上圖我們可以看到MUX0和MUX7的時(shí)鐘來源包括Core Clock,GPIO,PLL。我們詳細(xì)列出top部分Mux0的時(shí)鐘源。如表1

表1

有了上面的信息，我們來進(jìn)行關(guān)于時(shí)鐘復(fù)用的設(shè)置。

在interface中選擇Device Setting -> Clock/Control Configuration，可以看到對應(yīng)的top,bottom,right和left的選項(xiàng)。

這里我們點(diǎn)擊Top:CLKMUX_T，在右側(cè)Global Buffers可以看到三部分。分別是Core Clocks, Enable Dynamic Mux0和Enable Dynamic Mux7（前面已經(jīng)提到只有Mux0和Mux7支持動態(tài)復(fù)用）。 對于表1中的Core clocks就是在下圖的Core Clocks設(shè)置。它指由Core 到interface中的信號。該信號如果是Core中有邏輯信號需要添加相應(yīng)的GPIO。這里分別命名為core_clk0,core_clk1,core_clk2和core_clk3. 對于GPIO和PLL的時(shí)鐘并不需要手動輸入，因?yàn)槭枪潭ǖ臅r(shí)鐘，只需要選擇即可（如果不明白，請繼續(xù)往下看）。

這里我們只打開Mux0，即勾選Enable Dynamic Mux0。

Dynamic Clock Mux Select[1:0] Bus Name是選擇信號的名稱，這里我們輸入top_mux0_csel;

Dynamic Clock Pin Name是指Mux輸出的信號，這是我們命名為top_mux0_clk;

Dynamic Clock Input n(0~3):是指每個(gè)輸入選擇項(xiàng)的時(shí)鐘來源。

在Dynamic Clock Input N(N指0~3)下面的下拉框可以看到GPIO時(shí)鐘源、PLL時(shí)鐘源和Core時(shí)鐘源是可以選擇的。如果不需要配置該時(shí)鐘可以選擇None。Unassigned表示相應(yīng)的時(shí)鐘并沒有設(shè)置。根據(jù)需要選擇相應(yīng)的時(shí)鐘即可，這里我們都選擇了core_clock。

設(shè)置完成之后點(diǎn)擊Check Design來檢測設(shè)置是否有錯(cuò)。

Check Design無誤后可以在生成的template中看到下面的信號，添加到頂層文件可以使用。

output[1:0]top_mux0_csel,inputtop_mux0_clk,

我們設(shè)置成如下時(shí)鐘方案，在使用中報(bào)出如下錯(cuò)誤：

Rule:clkmux_rule_core_clock_static_mux(Error)

Description:Core clock pin not allowed to route through static mux output

說明：從core給出的core clock是不能驅(qū)動靜態(tài)的MUX的，只能驅(qū)動動態(tài)MUX.包括在Core Clocks輸入了從core輸出的時(shí)鐘，但是實(shí)際沒有使用。如下圖，輸入了core clock名為test_clk1，但是實(shí)際使用的是PLL_TL0.CLKOUT1:tx_x1_clk,就會報(bào)上面的錯(cuò)誤。

我們設(shè)置成如下方案，使用中可能會報(bào)如下錯(cuò)誤：

Rule:clock_rule_dyn_clkmux_input

Description:The following clocks need to connect independently to core since they are dynamic clock mux input that also drives the clock pins on the periphery through clockout interface tx_x1_clk

說明：這個(gè)問題是說tx_x1_clk即驅(qū)動動態(tài)的MUX,又驅(qū)動core內(nèi)部的邏輯，這里需要勾選Indepndetly Connect to Core.

另外如果mux的時(shí)鐘既有來自core的也有來自PLL的會給出如下警告：

Rule:clkmux_rule_pll_clock(warning)

Description:Dynamic clock mux 0 connected to both inverting and non-inverting clock sources:Clock inversion will not be applied to to_mux0_clk

說明：如果時(shí)鐘來源既有core clock又有pll輸出，會有上面的告警信息。

也可以把pll輸入時(shí)鐘輸入Core Clock選項(xiàng)中，在時(shí)鐘選擇框中選擇Core Clock。就不需要勾選Indepndetly Connect to Core.

那區(qū)別在哪里呢，區(qū)別就在于如果選擇pll時(shí)鐘輸出，時(shí)鐘是在interface給到MUX的；如果選擇core clock，那么時(shí)鐘就要先進(jìn)入core，然后再返回到interface再給到MUX，所占用的GBUF數(shù)量是不相同的.或者用另一種表達(dá)方式：core時(shí)鐘進(jìn)入動態(tài)MUX的信號必須要先經(jīng)過GBUF,而pll的輸出可以不經(jīng)過GBUF而送給動態(tài)MUX.而有時(shí)候我們會發(fā)現(xiàn)pl給動態(tài)MUX的時(shí)鐘占用了GPUF，那是因?yàn)樵摃r(shí)鐘驅(qū)動了core邏輯。

注意

（1）如果mux的4路輸入時(shí)鐘沒有完全選擇，比如只用到兩個(gè)時(shí)鐘，那么輸入0必須使用，否則不能運(yùn)行，比如選擇的是2，3兩路，時(shí)鐘是沒有輸出的；

（2）如果某一路沒有時(shí)鐘，也不能進(jìn)行選擇，否則無時(shí)鐘輸出也不能再切回來。比如只有0和1有時(shí)鐘，選擇時(shí)切到2上，肯定沒有輸出，再切回0或者1也沒有辦法再輸出。

（3）如果沒有勾選Independently Connect To Core，即使邏輯頂層定義了該時(shí)鐘也是不能使用的。