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詳解從均值濾波到非局部均值濾波算法的原理及實現(xiàn)方式

FPGA設計論壇 ? 來源:未知 ? 2023-12-19 16:30 ? 次閱讀
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圖像降噪處理主要分為2D(空域)與3D降噪(時域/多幀),而2D降噪由于相關的實現(xiàn)算法豐富,效果各異,初學入門有著豐富的研究價值。理解2D降噪算法的流程,也對其他的增強算法有很大的幫助,因此本文將再啰嗦一次,詳解從均值濾波到非局部均值濾波算法的原理及實現(xiàn)方式。

細數(shù)主要的2D降噪算法,如下圖所示,從最基本的均值濾波到相對最好的BM3D降噪,本文將盡量用最同屬的語言,詳解這些算法的實現(xiàn)流程,并給予一定的FPGA加速實現(xiàn)的實現(xiàn)思路。其中BM3D由于篇幅較大,后面再補上。

wKgZomWBVb6Af2ICAAHV9gqy8II496.png

1.1.均值/中值濾波

首先所有濾波算法都是通過當前像素周邊的像素,以一定的權重來計算濾波的像素值。因此主要涉及兩個變量:窗口的大小,以及窗口內像素的權重。以最簡單的均值濾波/中值濾波,3*3窗口為例,計算及優(yōu)缺點如下:

wKgZomWBVb6ARqweAADKCKhbQ6E689.png

對于FPGA的硬件加速實現(xiàn),過程還好,唯一頭疼的就是涉及了除法,由于除法計算時鐘周期長且耗費LE,我們需要升級改造下,因此優(yōu)化公式如下(sum為9個像素累加的結果),將除法巧妙變成乘法:

wKgZomWBVb6ANWthAAAJ1l8Fzgs858.png

因此實現(xiàn)的流程如下

1)sum1=P0+P1+P2; sum1=P3+P4+P5; sum3=P6+P7+P8,即先求每行3像素累加

2)sum=sum1+sum2+sum3,即求三行9像素累加

3)sum*144,取結果的[17:10],即為均值濾波的結果。

4)以上過程流水線,最終每個clk輸出一個計算結果。

備注:這里1024/9取了floor,這樣保證不會溢出。

對于中值濾波而言,本身計算并不復雜,就看怎么取巧最快得到中間數(shù),網(wǎng)上流傳了一個三步法,即如下圖所示,

wKgZomWBVb6ASzWYAADnl6GvmuU841.png

那么FPGA硬件加速實現(xiàn),流程如下:

1)計算每行3個像素的最大中、中值、最小值

2)計算三個最大值的最小值,中間值的中間值,以及最小值的最大值。

3)對上述三個值求得中間值。

4)以上過程流水線,最終每個clk輸出一個計算結果。

中值濾波計算相對均值濾波稍微復雜一點,但是好處是只用了比較器,沒用乘法器,比均值濾波更省資源。

對于椒鹽圖像的均值濾波、中值濾波計算效果對比,如下所示,分別為椒鹽圖像、均值濾波、中值濾波結果。

wKgZomW-5jaAfiQNAAKKaeHbqys604.png

1.2.高斯濾波

1)

前面講的均值/中值濾波,對于窗口內每個像素的權重都是一樣的,噪聲在圖像當中常表現(xiàn)為一引起較強視覺效果的孤立像素點或像素塊,那么他必然不是平均分布。

正態(tài)分布是最重要的一種概率分布,相關概念上是由德國的數(shù)學家和天文學家Moivre與1733年首次提出的,但由于德國數(shù)學家Gauss率先將其用于天文學研究,因此也叫做高斯分布。在正態(tài)分布里,人為中間狀態(tài)是常態(tài),過高和過低都屬于少數(shù),因此正態(tài)分布具有相當?shù)钠毡樾?,典型的比如升高、壽命、血壓、成績、測量誤差等都遵從正太分布。

wKgZomWBVb-Af3cYAASHJsu57q0062.png

因此以概率論及中心極限定理(https://wiki.mbalib.com/wiki/中心極限定律)猜想,大部分噪聲應該也符合正態(tài)分布/高斯分布(高斯白噪聲),所以也就有了高斯濾波,及根據(jù)正態(tài)分布進行權重計算的濾波方法。上圖曲線是高斯分布的一維函數(shù),而圖像應該是二維的,圖解如下二維高斯分布:

wKgZomWBVb-AZpurAAHfG42NU28767.png

既然已經得到二維高斯分布函數(shù),那么根據(jù)窗口到目標像素的距離,就可以是計算出周邊像素的權重——高斯模板。均值濾波每個像素的權重都是1/9,再通過卷積后計算得到結構,而高斯濾波就是根據(jù)正態(tài)分布,去計算當前像素相對距離的權重值,假定σ=1.5(σ就是濾波的強度),3*3的高斯模板計算計算過程如下:

wKgZomWBVb-AG_O7AAMsXn0kokw921.png

但是這還不夠,畢竟我們的目標是直接上FPGA,那必須頂定點化,因此假設擴大1024倍,則3*3的高斯模板定點化如下:

wKgZomWBVb-ADNd5AAA449zqkMo618.png

對于33或者55,選定的σ,高斯模板那么,現(xiàn)在計算就簡單了,卷積后再縮小1024倍即可,采用FPGA計算,過程如下:

1)計算9個像素的對應卷積參數(shù)的乘法

2)9累加9個乘法結果

3)右移10bit或取結果的[17:10],即為高斯濾波的結果。

4)以上過程流水線,最終每個clk輸出一個計算結果。

備注:當然實現(xiàn)還可優(yōu)化,比如只用3個乘法器,算一行累加一行,也就4個時鐘算完。

最后,暫且盜用別人針對不同σ的3*3高斯濾波效果圖,如下(σ越大越模糊):

wKgaomW-5myAVna6AADoNA98tqA290.png

wKgZomWBVcCABUGrAABUdafP6GM276.jpg

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