二、新建工程

Step1:點(diǎn)擊設(shè)置

Step2:在Top level project path中輸入路徑

Step3:點(diǎn)擊File -> Open Project，路徑會(huì)指向step2中設(shè)置的路徑

注意：易靈思的工程名為.xml，而不是.peri.xml，.peri.xml用于存放interface designer中的參數(shù)設(shè)置。

把retiming和seq_opt設(shè)置為0

點(diǎn)擊ok，新建工程完成。

三、添加源文件

四、管腳約束

這里我們以一個(gè)LED點(diǎn)燈為例，代碼如下：

Efinty是通過(guò)interface designer工具來(lái)設(shè)置IO等和外設(shè)相關(guān)的接口及電氣屬性的。Interface designer操作界面的打開(kāi)通過(guò)下面的Open Interface Desinger來(lái)實(shí)現(xiàn)。

Core 與interface的關(guān)系

Eifinty采用的把邏輯資源和硬核資源分開(kāi)的架構(gòu)，代碼部分只針對(duì)邏輯資源，也就是我們這里提到的Core,而IO及其他硬核部分的配置在interface Designer工具中。下圖是interface與Core的關(guān)系，它們之間通過(guò)被稱(chēng)作Siganl Interface的連線(xiàn)資源實(shí)現(xiàn)互聯(lián)。

因?yàn)榱?xí)慣問(wèn)題，使用者在最初一定會(huì)存在一些問(wèn)題，但是習(xí)慣之后它也是有不少優(yōu)勢(shì)存在的。比如說(shuō)，在前期的硬件設(shè)計(jì)中，只需要在Interface Designer中添加已添加的IO及其他需要的硬件接口，并通過(guò)一鍵檢測(cè)就可以很清楚的知道與外設(shè)的連接是否合理，不需要考慮內(nèi)部因?yàn)闆](méi)有完整的程序而可能被優(yōu)化的風(fēng)險(xiǎn)。另外有些interface的選項(xiàng)在修改之后可以不需要先編譯而直接生成數(shù)據(jù)流。

interface與core的關(guān)系

interface界面

告訴軟件FPGA目前的bank電壓，硬件電路的bank電壓要和interface中的一致，如果電壓設(shè)置不一致可能存在長(zhǎng)時(shí)間運(yùn)行致使芯片失效。設(shè)置位置在Device Setting -->I/O Banks

Step1:右鍵選擇GPIO

Step2:根據(jù)選擇的是單線(xiàn)還是多線(xiàn)來(lái)選擇Create Block還是Create Bus

Step3:編輯IO屬性,IO屬性如下：

檢測(cè)Interface設(shè)計(jì)是否存在問(wèn)題。

保存設(shè)置，點(diǎn)擊Check Design，檢查interface是否存在問(wèn)題。

再點(diǎn)Generate Efinity Constraint Files，我們就可以在Result --> interface下面看到生成一些文件。通過(guò)xxx_template.v復(fù)制例化接口

六 添加約束

添加約束的目的是為了告訴FPGA你的設(shè)計(jì)指標(biāo)及運(yùn)行情況。在上面的生成約束之后，在Result àxx.sdc中提供約束參考（請(qǐng)注意該文件不能直接添加到工程中，需要熱復(fù)制到別的指定目錄），對(duì)于gclk時(shí)鐘需要手動(dòng)添加約束的時(shí)鐘周期，對(duì)于PLL生成的時(shí)鐘已經(jīng)約束完整。

編譯完成之后可以查看時(shí)序報(bào)告，也可以通過(guò)routing àxx.timing.rpt來(lái)查看路徑詳細(xì)延時(shí)信息，如果想查看更可以通過(guò)指令來(lái)打印或者通過(guò)print_critical_path來(lái)控制打印的路徑數(shù)量 。

編譯

點(diǎn)擊dashboard中Toggle Automated Flow來(lái)設(shè)置是單步還是全程編譯(暗色是單步)，下面是綜合，布局，布線(xiàn)，生成數(shù)據(jù)流，stop的相應(yīng)按鍵。軟件左下角會(huì)的編譯進(jìn)行提示編譯進(jìn)程。

七 添加debug

7.1通過(guò)向?qū)砑觗ebug

點(diǎn)擊Open Debugger Wizard

(1)設(shè)置Buffer Depth

(2)Input Pipeline Stage

(3)Capture control

(4)JTAG USER TAP

(5)修改時(shí)鐘域

(6)Probe Type

7.2手動(dòng)debug

手動(dòng)debug的方式就是自己一個(gè)個(gè)添加debug的信號(hào) ，當(dāng)然這種方式也可以添加 VIO,VIO可以通過(guò)JTAG產(chǎn)生一些控制信號(hào)。手動(dòng)添加debug的方式如下。

step1:點(diǎn)擊OpenDebugger打開(kāi)Efinity Debugger頁(yè)面，在Perpectives下面選擇Profile Editor.

Step2:根據(jù)需要選擇添加VIO或者LA.

Step3: 以添加LA為例，點(diǎn)擊右側(cè)的add_probe來(lái)添加需要的信號(hào)，然后在Name中修改信號(hào)名字，Width中指定信號(hào)位寬及Probe Trigger or Data中設(shè)置信號(hào)的觸發(fā)屬性。如果要?jiǎng)h除信號(hào)就點(diǎn)擊右側(cè)的帶“X"的remove Probe.

另外可以指定Data Depth，也就是數(shù)據(jù)采樣深度，Input Pipeline Stage對(duì)可以數(shù)據(jù)打拍，用于優(yōu)化時(shí)序。

step4 添加VIO。根據(jù)需要選擇vio界面的add source和add probe 來(lái)添加自己需要的信號(hào)。如果要?jiǎng)h除信號(hào)則選擇remove source/probe.

step5:點(diǎn)擊Generate，會(huì)在工程目錄下就會(huì)生成一個(gè)debug_top.v，把該文件添加到工程并例化。效果如下。

step6.添加JTAG。打開(kāi)interface Designer，右擊選擇JTAG User Tap,添加JTAG Block，并指定JTAG resource，如下圖中選擇JTAG user1.然后生成約束例化信號(hào)。

注意通過(guò)向?qū)砑覦ebugger和通過(guò)手動(dòng)添加debuger這兩種方式不能共存。另外要注意在interface Designer中添加了User Tap之后，在添加向?qū)r(shí)要選擇不同的User Tap號(hào)，否則會(huì)提示接口有占用。如下圖指示“ERROR: jtage resource = JTAG USER1 has been occupied"。

7.3 在線(xiàn)調(diào)試

該步驟需要在配置FPGA之后再能操作。

觸發(fā)條件的設(shè)置

捕獲設(shè)置：

?觸發(fā)位置

?分段數(shù)量

?窗口嘗試

九 仿真

易靈思為所有IP提供了仿真模型

以FIFO為例,在工具欄中選擇IP Catalog

另外 關(guān)于interfce Designer接口的仿真模型在路徑C:\Efinity\2023.1\pt\sim_models\Verilog下。