1、在verilog中有時(shí)會(huì)用signed修飾符來修飾定義的數(shù)據(jù)，運(yùn)算的時(shí)候也會(huì)用$signed（）任務(wù)來強(qiáng)制轉(zhuǎn)換數(shù)據(jù)，那么signed的修飾是為什么呢，是為了區(qū)分有符號(hào)數(shù)和無符號(hào)數(shù)的加法和乘法嗎？其實(shí)不是的，因?yàn)橛蟹?hào)數(shù)和無符號(hào)數(shù)據(jù)的加法強(qiáng)結(jié)果和乘法器結(jié)構(gòu)是一樣的，signed的真正作用是決定如何對(duì)操作數(shù)擴(kuò)位的問題。

2、verilog中的加法和乘法操作前，會(huì)先對(duì)操作數(shù)據(jù)擴(kuò)位成結(jié)果相同的位寬，然后進(jìn)行加法或者乘法處理。比如a/b都為4位數(shù)據(jù)，c為5位數(shù)據(jù)，c = a + b，這個(gè)運(yùn)算的時(shí)候會(huì)先把a(bǔ)和b擴(kuò)位成5位，然后按照無符號(hào)加法進(jìn)行相加。a/b沒有被signed修飾的時(shí)候會(huì)按照無符號(hào)數(shù)的擴(kuò)位方式進(jìn)行擴(kuò)位，即高位補(bǔ)0，加法的結(jié)果當(dāng)然也是a、b為無符號(hào)數(shù)相加的結(jié)果。

3、如果想把a(bǔ)、b作為有符號(hào)數(shù)來相加，那么就得在a/b數(shù)據(jù)定義的時(shí)候用signed修改，或者在計(jì)算的時(shí)候用$signed（）來修飾，這樣在c = a + b，這個(gè)運(yùn)算開始的擴(kuò)位就會(huì)按照有符號(hào)數(shù)的方式進(jìn)行擴(kuò)位，在高位補(bǔ)符號(hào)位，加法得出的結(jié)果就是a、b視為有符號(hào)數(shù)的結(jié)果。當(dāng)然c要視為有符號(hào)數(shù)據(jù)。

$signed()函數(shù)

返回有符號(hào)的值，值得注意的是verilog中的負(fù)數(shù)其實(shí)是{1’b1,pos_num},而并非高級(jí)語言中的補(bǔ)碼。使用中最好通過增加$signed{1’b符號(hào),正數(shù)}來實(shí)現(xiàn)轉(zhuǎn)換以避免錯(cuò)誤。

此外在對(duì)signed wire 或signed reg 賦值時(shí)，右側(cè)的所有變量最好全部加上$signed函數(shù)轉(zhuǎn)換，以防止遺漏，造成數(shù)據(jù)錯(cuò)誤

signed變量移位操作時(shí)最好使用<<<和>>>，防止對(duì)符號(hào)位進(jìn)行操作，導(dǎo)致數(shù)據(jù)出錯(cuò)