文章來(lái)源：學(xué)習(xí)那些事

原文作者：小陳婆婆

本文介紹了晶圓揀選測(cè)試的目標(biāo)、具體過(guò)程以及核心要點(diǎn)。

在半導(dǎo)體制造流程中，晶圓揀選測(cè)試（Wafer Sort）堪稱(chēng)芯片從“原材料”到“成品”的關(guān)鍵質(zhì)控節(jié)點(diǎn)。作為集成電路制造中承上啟下的核心環(huán)節(jié)，其通過(guò)精密的電學(xué)測(cè)試，為每一顆芯片頒發(fā)“質(zhì)量合格證”，同時(shí)為工藝優(yōu)化提供數(shù)據(jù)支撐。

1測(cè)試目標(biāo)

一、核心目標(biāo)

晶圓揀選測(cè)試的核心目標(biāo)可拆解為四大維度：

功能驗(yàn)證的“全身體檢”

通過(guò)探針卡與芯片焊盤(pán)的物理接觸，測(cè)試系統(tǒng)依據(jù)DC（直流）、AC（交流）及功能規(guī)范，對(duì)芯片進(jìn)行全信號(hào)通路檢測(cè)。這相當(dāng)于為芯片設(shè)計(jì)了一套“體檢套餐”：

DC測(cè)試：驗(yàn)證靜態(tài)電氣參數(shù)（如閾值電壓、漏電流）是否達(dá)標(biāo)

AC測(cè)試：考核信號(hào)傳輸速度、建立保持時(shí)間等動(dòng)態(tài)特性

功能測(cè)試：通過(guò)向量激勵(lì)驗(yàn)證數(shù)字/模擬電路功能實(shí)現(xiàn)

只有通過(guò)所有測(cè)試項(xiàng)的芯片，才能獲得進(jìn)入封裝工序的“通行證”。

性能分級(jí)的“賽道劃分”

對(duì)合格芯片實(shí)施速度分級(jí)（Speed Binning），通過(guò)調(diào)整測(cè)試條件（如電壓、溫度、時(shí)鐘頻率），將芯片按工作速度劃分為不同等級(jí)。例如：

高速檔：適用于高性能計(jì)算芯片

標(biāo)準(zhǔn)檔：滿(mǎn)足消費(fèi)級(jí)產(chǎn)品需求

這種分級(jí)策略可實(shí)現(xiàn)芯片價(jià)值的最大化利用，避免“大材小用”或“小材大用”。

制造成品率的“健康診斷”

測(cè)試數(shù)據(jù)會(huì)生成晶圓級(jí)良率地圖（Wafer Map），通過(guò)空間分布分析可追溯失效模式：

環(huán)形失效：可能源于光刻膠涂布不均

邊緣聚集失效：需檢查研磨工藝參數(shù)

隨機(jī)點(diǎn)狀失效：需排查晶圓本身缺陷

這些數(shù)據(jù)為工藝工程師提供了“CT掃描”般的診斷依據(jù)。

測(cè)試覆蓋率的“成本平衡”

在測(cè)試成本與缺陷檢出率之間尋求最優(yōu)解，采用：

結(jié)構(gòu)化測(cè)試：通過(guò)掃描鏈（Scan Chain）檢測(cè)內(nèi)部節(jié)點(diǎn)

邊界掃描（JTAG）：驗(yàn)證芯片間互連完整性

先進(jìn)測(cè)試策略可使測(cè)試覆蓋率達(dá)99%以上，同時(shí)控制測(cè)試時(shí)間在秒級(jí)。

二、失效芯片的“溯源追蹤”

現(xiàn)代測(cè)試系統(tǒng)采用失效分類(lèi)編碼（Binning）體系，將失效模式數(shù)字化：

Bin8/9：開(kāi)路/短路失效，可能源于金屬層刻蝕殘留

Bin10：電源短路，需檢查ESD防護(hù)電路設(shè)計(jì)

Bin12：功能失效，可能涉及IP核設(shè)計(jì)缺陷

通過(guò)空間映射（Mapping）技術(shù)，可將編碼數(shù)據(jù)與晶圓坐標(biāo)關(guān)聯(lián)，生成三維失效熱圖。結(jié)合制程數(shù)據(jù)（如機(jī)臺(tái)編號(hào)、批次信息），可實(shí)現(xiàn)：

工藝相關(guān)失效：如化學(xué)機(jī)械拋光（CMP）導(dǎo)致的金屬層凹陷

機(jī)臺(tái)相關(guān)失效：某光刻機(jī)臺(tái)對(duì)焦系統(tǒng)漂移引發(fā)的套刻偏差

材料相關(guān)失效：特定晶圓批次氧化層針孔密度超標(biāo)

三、行業(yè)實(shí)踐的演進(jìn)方向

當(dāng)前晶圓揀選測(cè)試正呈現(xiàn)三大趨勢(shì)：

大數(shù)據(jù)驅(qū)動(dòng)的預(yù)測(cè)性分析：通過(guò)機(jī)器學(xué)習(xí)建立測(cè)試數(shù)據(jù)與工藝參數(shù)的關(guān)聯(lián)模型，實(shí)現(xiàn)缺陷預(yù)測(cè)

云測(cè)試平臺(tái)：將測(cè)試數(shù)據(jù)上傳云端，進(jìn)行跨工廠、跨批次的質(zhì)量追溯

先進(jìn)封裝適配：針對(duì)2.5D/3D封裝需求，增加TSV通孔測(cè)試、微凸點(diǎn)檢測(cè)等專(zhuān)項(xiàng)測(cè)試

作為半導(dǎo)體制造的“質(zhì)量守門(mén)人”，晶圓揀選測(cè)試不僅守護(hù)著芯片良率的生命線，更通過(guò)失效數(shù)據(jù)的深度挖掘，持續(xù)推動(dòng)著制造工藝的迭代進(jìn)化。隨著節(jié)點(diǎn)向3nm及以下推進(jìn)，測(cè)試技術(shù)與工藝開(kāi)發(fā)的協(xié)同創(chuàng)新，將成為突破物理極限的關(guān)鍵路徑。

2晶圓揀選測(cè)試

晶圓揀選測(cè)試——半導(dǎo)體質(zhì)量的“三重防火墻”

在半導(dǎo)體制造中，晶圓揀選測(cè)試（Wafer Sort）通過(guò)直流測(cè)試（DC Test）、輸出檢查（Output Check）和功能測(cè)試（Functional Test）構(gòu)建起芯片質(zhì)量的“三重防火墻”。這三類(lèi)測(cè)試從電氣特性、性能參數(shù)到邏輯功能，對(duì)芯片進(jìn)行全方位“體檢”，確保只有合格的芯片進(jìn)入封裝階段。以下從行業(yè)實(shí)踐角度，對(duì)三類(lèi)測(cè)試進(jìn)行技術(shù)拆解與案例分享。

一、直流測(cè)試（DC Test）：芯片的“基礎(chǔ)體檢”

直流測(cè)試是芯片質(zhì)量的“第一道關(guān)卡”，聚焦于芯片的靜態(tài)電氣特性，核心目標(biāo)包括：

1.連接性驗(yàn)證（Continuity Check）

測(cè)試原理：通過(guò)探針卡與芯片壓點(diǎn)（Pad）的物理接觸，檢測(cè)每根探針與對(duì)應(yīng)焊盤(pán)的導(dǎo)通性。

行業(yè)價(jià)值：避免因探針接觸不良導(dǎo)致的“假性失效”，例如探針微小偏移可能引發(fā)開(kāi)路誤判，需通過(guò)低阻值閾值（通常<10Ω）確認(rèn)接觸可靠性。

2.開(kāi)路/短路檢測(cè)（Open/Short Test）

測(cè)試方法：在相鄰端口施加電壓，測(cè)量電阻值。

短路：端口間電阻<10Ω（閾值因工藝而異），可能由金屬層刻蝕殘留或光刻膠殘留導(dǎo)致。

開(kāi)路：端口間電阻>1MΩ，常見(jiàn)于通孔未打通或金屬線斷裂。

案例：某12英寸晶圓邊緣出現(xiàn)規(guī)律性開(kāi)路失效，經(jīng)分析為化學(xué)機(jī)械拋光（CMP）工藝壓力不均導(dǎo)致金屬層斷裂。

3.漏電流測(cè)試（Leakage Test）

測(cè)試對(duì)象：截止態(tài)晶體管（如CMOS的PMOS/NMOS）或ESD保護(hù)電路。

行業(yè)挑戰(zhàn)：隨著節(jié)點(diǎn)推進(jìn)至5nm以下，量子隧穿效應(yīng)導(dǎo)致亞閾值漏電顯著增加，需通過(guò)IDDQ測(cè)試（靜態(tài)漏電流測(cè)試）篩選高漏電芯片。

標(biāo)準(zhǔn)參考：工業(yè)界通常要求漏電流<1μA/門(mén)（Gate），否則芯片可能因靜態(tài)功耗超標(biāo)被淘汰。

二、輸出檢查（Output Check）：性能的“壓力測(cè)試”

輸出檢查聚焦于芯片輸出端口的驅(qū)動(dòng)能力，模擬實(shí)際工作負(fù)載條件，驗(yàn)證其帶負(fù)載能力：

1.灌電流（Sink Current）與拉電流（Source Current）測(cè)試

測(cè)試方法：

灌電流：在輸出端施加低電平（如0V），測(cè)量可吸入的最大電流（如8mA），同時(shí)檢測(cè)低電平電壓（VOL）是否≤0.4V。

拉電流：在輸出端施加高電平（如VDD），測(cè)量可輸出的最大電流（如4mA），同時(shí)檢測(cè)高電平電壓（VOH）是否≥0.8VDD。

行業(yè)意義：輸出電平穩(wěn)定性直接影響芯片與其他器件的信號(hào)完整性。例如，某款MCU因輸出驅(qū)動(dòng)能力不足，導(dǎo)致I2C總線在長(zhǎng)距離傳輸時(shí)信號(hào)失真。

2.動(dòng)態(tài)負(fù)載模擬

先進(jìn)實(shí)踐：通過(guò)可編程負(fù)載板模擬電容性負(fù)載（如10pF~50pF），測(cè)試輸出信號(hào)的上升/下降時(shí)間（Tr/Tf）。

案例：某高速接口芯片在50Ω負(fù)載下Tr=0.5ns達(dá)標(biāo)，但接入10pF電容后Tr延遲至2ns，需優(yōu)化輸出級(jí)驅(qū)動(dòng)電路。

三、功能測(cè)試（Functional Test）：邏輯的“全場(chǎng)景驗(yàn)證”

功能測(cè)試是芯片質(zhì)量的“終極考驗(yàn)”，通過(guò)輸入測(cè)試向量（Test Pattern）驗(yàn)證邏輯正確性，覆蓋數(shù)字電路與存儲(chǔ)器兩大領(lǐng)域。

1. 數(shù)字電路功能測(cè)試

測(cè)試流程：

測(cè)試向量生成：采用ATPG（自動(dòng)測(cè)試模式生成）工具生成覆蓋所有故障模型的向量（如Stuck-at、Transition、Path Delay）。

動(dòng)態(tài)測(cè)試：通過(guò)時(shí)鐘脈沖（CLK）驅(qū)動(dòng)輸入信號(hào)，比較器（Comparator）實(shí)時(shí)檢測(cè)輸出電平（VOH/VOL）是否符合規(guī)范。

故障診斷：若輸出與預(yù)期不符，通過(guò)故障字典定位到具體門(mén)電路或節(jié)點(diǎn)。

行業(yè)挑戰(zhàn)：

測(cè)試覆蓋率：需覆蓋99.9%以上的邏輯門(mén)，但先進(jìn)工藝中隨機(jī)缺陷（如橋接、開(kāi)路）仍可能導(dǎo)致逃逸。

測(cè)試時(shí)間優(yōu)化：采用壓縮算法（如CompactTest）將測(cè)試時(shí)間從數(shù)小時(shí)壓縮至分鐘級(jí)。

2. 存儲(chǔ)器功能測(cè)試

存儲(chǔ)器測(cè)試需覆蓋地址譯碼、存儲(chǔ)陣列、讀出放大器等模塊，常見(jiàn)故障包括：

硬故障（Hard Fault）：

地址多重選擇：一個(gè)地址選中多個(gè)單元（如字線短路）。

存儲(chǔ)內(nèi)容固定：無(wú)論寫(xiě)入何值，讀出數(shù)據(jù)恒為“0”或“1”（如晶體管閾值電壓漂移）。

軟故障（Soft Fault）：

讀后恢復(fù)時(shí)間過(guò)長(zhǎng)：讀出放大器在連續(xù)讀取相同數(shù)據(jù)后，無(wú)法快速切換狀態(tài)（如電荷泵響應(yīng)延遲）。

寫(xiě)后恢復(fù)時(shí)間過(guò)長(zhǎng)：寫(xiě)操作后需等待一定時(shí)間才能讀取正確數(shù)據(jù)（如位線電容放電不充分）。

測(cè)試方法：

March算法：通過(guò)遞增/遞減地址序列，檢測(cè)相鄰單元干擾（如March C+算法可覆蓋95%以上的存儲(chǔ)器故障）。

IDDQ測(cè)試：檢測(cè)靜態(tài)漏電，篩查字線/位線短路等隱蔽故障。

行業(yè)趨勢(shì)：從測(cè)試到數(shù)據(jù)驅(qū)動(dòng)的工藝優(yōu)化

現(xiàn)代晶圓揀選測(cè)試已超越“質(zhì)檢”范疇，成為工藝優(yōu)化的數(shù)據(jù)引擎：

大數(shù)據(jù)分析：通過(guò)測(cè)試數(shù)據(jù)與機(jī)臺(tái)參數(shù)（如光刻機(jī)曝光能量、刻蝕機(jī)腔體壓力）的關(guān)聯(lián)分析，實(shí)現(xiàn)故障根源追溯。

AI賦能測(cè)試：采用機(jī)器學(xué)習(xí)模型預(yù)測(cè)測(cè)試逃逸率，動(dòng)態(tài)調(diào)整測(cè)試向量?jī)?yōu)先級(jí)。

云測(cè)試平臺(tái)：將測(cè)試數(shù)據(jù)上傳至云端，支持跨工廠、跨批次的良率對(duì)比與缺陷共享。

3晶圓揀選測(cè)試核心要點(diǎn)

晶圓揀選測(cè)試核心要點(diǎn)：效率、精度與可靠性的三角平衡

在半導(dǎo)體制造中，晶圓揀選測(cè)試（Wafer Sort）是芯片從晶圓到封裝的關(guān)鍵質(zhì)控環(huán)節(jié)，其核心目標(biāo)是在最短測(cè)試時(shí)間內(nèi)，精準(zhǔn)篩選出合格芯片，同時(shí)為工藝優(yōu)化提供數(shù)據(jù)支撐。隨著集成電路規(guī)模突破百億級(jí)晶體管，測(cè)試效率與缺陷覆蓋率的矛盾日益凸顯。以下從行業(yè)實(shí)踐角度，對(duì)晶圓揀選測(cè)試的四大核心要點(diǎn)進(jìn)行技術(shù)解析。

一、測(cè)試消耗時(shí)間：效率與成本的博弈

測(cè)試時(shí)間直接關(guān)聯(lián)到制造成本與產(chǎn)能利用率。以超大規(guī)模集成電路（VLSI）為例，其測(cè)試時(shí)間可能長(zhǎng)達(dá)數(shù)小時(shí)，成為產(chǎn)能瓶頸。優(yōu)化測(cè)試時(shí)間需從設(shè)計(jì)源頭入手：

1.可測(cè)性設(shè)計(jì)（DFT）

內(nèi)建自測(cè)試（BIST）：在芯片設(shè)計(jì)中嵌入專(zhuān)用測(cè)試電路（如掃描鏈、MBIST控制器），繞過(guò)功能路徑直接對(duì)關(guān)鍵模塊（如存儲(chǔ)器、鎖相環(huán)）進(jìn)行自檢。例如，某款A(yù)I芯片通過(guò)BIST將測(cè)試時(shí)間從4小時(shí)壓縮至30分鐘。

并行測(cè)試：對(duì)數(shù)字、模擬、射頻等混合信號(hào)電路實(shí)施同步測(cè)試。例如，某5G SoC芯片通過(guò)數(shù)字-模擬并行測(cè)試，將測(cè)試時(shí)間減少40%。

2.測(cè)試算法優(yōu)化

壓縮技術(shù)：采用差分測(cè)試向量壓縮算法（如Golomb編碼），將測(cè)試數(shù)據(jù)量減少50%以上。

自適應(yīng)測(cè)試：根據(jù)前序測(cè)試結(jié)果動(dòng)態(tài)調(diào)整后續(xù)測(cè)試向量，避免冗余操作。

二、失效模式：從“癥狀”到“病因”的溯源

集成電路故障可歸納為三大類(lèi)，其檢測(cè)需針對(duì)性設(shè)計(jì)測(cè)試向量：

1.固定故障（Stuck-at Fault）

表現(xiàn)：節(jié)點(diǎn)邏輯值永久固定為“0”或“1”，可能由晶體管柵氧擊穿或金屬層開(kāi)路導(dǎo)致。

檢測(cè)：通過(guò)全“0”/全“1”測(cè)試圖形或March算法覆蓋99%以上的固定故障。

2.橋接故障（Bridging Fault）

表現(xiàn)：非連接節(jié)點(diǎn)間意外導(dǎo)通（如金屬層刻蝕殘留導(dǎo)致相鄰線短路）。

檢測(cè)：棋盤(pán)測(cè)試圖形可檢測(cè)相鄰單元干擾，但需結(jié)合電子束檢測(cè)（EBI）定位物理缺陷。

3.延遲故障（Delay Fault）

表現(xiàn)：信號(hào)傳輸時(shí)序違反規(guī)范（如建立/保持時(shí)間不足），可能由互連線RC延遲增大導(dǎo)致。

檢測(cè)：通過(guò)動(dòng)態(tài)測(cè)試（At-Speed Test）在最高工作頻率下施加時(shí)序緊張的測(cè)試向量。

三、靜態(tài)漏電流測(cè)試（IDDQ Testing）：缺陷的“顯微鏡”

IDDQ測(cè)試通過(guò)測(cè)量靜態(tài)漏電流（通常為nA級(jí)）檢測(cè)隱蔽缺陷，其原理基于CMOS電路的互補(bǔ)特性：

1.測(cè)試原理

正常CMOS電路在靜態(tài)時(shí)，PMOS與NMOS管中僅有一個(gè)導(dǎo)通，漏電流極小（<1μA）。

工藝缺陷（如柵氧針孔、金屬層空洞）可能導(dǎo)致漏電流激增至μA級(jí)甚至mA級(jí)。

2.行業(yè)價(jià)值

缺陷覆蓋率提升：可檢測(cè)傳統(tǒng)功能測(cè)試無(wú)法覆蓋的缺陷（如亞閾值漏電）。

工藝監(jiān)控：IDDQ分布可反映光刻、刻蝕等關(guān)鍵工藝的穩(wěn)定性。

3.局限性

診斷困難：IDDQ異常僅能提示缺陷存在，需結(jié)合物理失效分析（PFA）定位根源。

先進(jìn)工藝挑戰(zhàn)：FinFET及GAA晶體管導(dǎo)致漏電基準(zhǔn)降低，需升級(jí)測(cè)試設(shè)備精度。

四、正常工作保障范圍測(cè)試：可靠性的“護(hù)城河”

為確保芯片在全生命周期內(nèi)可靠工作，需在測(cè)試階段設(shè)置比規(guī)格更嚴(yán)苛的限值：

1.guard banding策略

漏電限值加嚴(yán)：例如，用戶(hù)規(guī)格為8pA漏電，中測(cè)階段采用4pA限值，終測(cè)階段采用6pA限值，以抵消工藝波動(dòng)與測(cè)試誤差。

電壓/溫度裕量：在高溫（125℃）或低壓（VDD-10%）條件下驗(yàn)證功能正確性。

行業(yè)案例

汽車(chē)電子：AEC-Q100標(biāo)準(zhǔn)要求芯片在-40℃~150℃范圍內(nèi)通過(guò)動(dòng)態(tài)測(cè)試，漏電流限值比消費(fèi)級(jí)產(chǎn)品嚴(yán)格50%。

數(shù)據(jù)中心CPU：通過(guò)加速壽命測(cè)試（ALT）模擬10年使用場(chǎng)景，確保IDDQ在壽命末期仍低于規(guī)格。

五、行業(yè)趨勢(shì)：從“被動(dòng)檢測(cè)”到“主動(dòng)預(yù)防”

現(xiàn)代晶圓揀選測(cè)試正呈現(xiàn)兩大趨勢(shì)：

AI賦能測(cè)試：通過(guò)機(jī)器學(xué)習(xí)模型預(yù)測(cè)測(cè)試逃逸率，動(dòng)態(tài)調(diào)整測(cè)試向量?jī)?yōu)先級(jí)。例如，某代工廠利用AI將測(cè)試時(shí)間減少30%，同時(shí)保持99.9%的故障覆蓋率。

云測(cè)試平臺(tái)：將測(cè)試數(shù)據(jù)上傳至云端，進(jìn)行跨工廠、跨批次的良率對(duì)比與缺陷共享。例如，某IDM企業(yè)通過(guò)云平臺(tái)實(shí)現(xiàn)全球Fab數(shù)據(jù)實(shí)時(shí)分析，將缺陷定位時(shí)間從數(shù)天縮短至數(shù)小時(shí)。

晶圓揀選測(cè)試的四大要點(diǎn)——測(cè)試時(shí)間優(yōu)化、失效模式分析、靜態(tài)漏電流檢測(cè)與保障范圍測(cè)試，構(gòu)成了半導(dǎo)體制造的“效率-精度-可靠性”三角平衡。隨著節(jié)點(diǎn)向2nm及以下推進(jìn)，測(cè)試技術(shù)與工藝開(kāi)發(fā)的協(xié)同創(chuàng)新，將成為突破物理極限、保障芯片性能的關(guān)鍵路徑。