隨著半導(dǎo)體產(chǎn)業(yè)快速發(fā)展，人工智能加速推動對高性能計算的需求，Cadence 將自己定位為仿真和設(shè)計自動化領(lǐng)域的行業(yè)先鋒。在于圣克拉拉會議中心舉行的 DesignCon 2025 大會上，Cadence 產(chǎn)品管理總監(jiān) Brad Griffin 分享了公司在信號完整性、電源完整性、熱仿真和電磁分析方面的最新進展，這些技術(shù)正是行業(yè)向異構(gòu)集成和芯粒架構(gòu)轉(zhuǎn)型的關(guān)鍵驅(qū)動力。

“這標(biāo)志著 Cadence 在 DesignCon 大會上的一個新起點。”Griffin 表示。“我們已連續(xù)參會 20 余年，雖然印刷電路板仍然很重要，但行業(yè)格局已發(fā)生變化——過去分布在電路板上的器件，如今被集成至單一封裝中?！?/p>

通用芯?；ヂ?lián)技術(shù) (UCIe) 標(biāo)準(zhǔn)和高帶寬存儲器 (HBM) 接口極大推動了這一轉(zhuǎn)變，大幅增加了設(shè)計復(fù)雜性、數(shù)據(jù)規(guī)模和仿真要求。隨著 AI 芯片在硅基板或有機基板上集成多個芯粒，傳統(tǒng)仿真流程已難以滿足新興架構(gòu)的需求。

應(yīng)對異構(gòu)集成的復(fù)雜性

隨著系統(tǒng)架構(gòu)從單裸片架構(gòu)轉(zhuǎn)向多裸片架構(gòu)，Cadence 專注于開發(fā)新工具，以應(yīng)對裸片間通信數(shù)據(jù)的指數(shù)級增長。“先進封裝內(nèi)的幾何尺寸遠(yuǎn)遠(yuǎn)小于印刷電路板上的幾何尺寸，這導(dǎo)致我們的設(shè)計數(shù)據(jù)庫規(guī)模呈爆炸式增長?！盙riffin 解釋道。

其中一項關(guān)鍵挑戰(zhàn)是如何確保芯粒之間的無縫通信。目前，UCIe 標(biāo)準(zhǔn)已廣泛應(yīng)用于裸片間互連，但隨之而來的信號完整性和電源完整性問題，需要依賴先進的仿真工作流程來解決。與此同時，HBM 接口通過堆疊內(nèi)存裸片來實現(xiàn)高速性能，但會生成大量數(shù)據(jù)，這些數(shù)據(jù)必須在制造前通過仿真進行驗證。

“Cadence 已將仿真工具直接集成至我們的設(shè)計平臺，”Griffin 表示，“如果等到設(shè)計過程結(jié)束才進行仿真，可能為時已晚。通過在設(shè)計過程中進行實時、選擇性仿真，我們可以幫助工程師實現(xiàn)設(shè)計“左移”，通過設(shè)計同步分析，提前發(fā)現(xiàn)并解決問題，減少設(shè)計迭代次數(shù)，加快產(chǎn)品上市時間。”

仿真可擴展性：實現(xiàn) AI 芯片設(shè)計

Cadence 的一項主要創(chuàng)新是具有高效的多核擴展能力，可大大縮短計算時間。這對于具有多個 HBM 接口（有時單一設(shè)計中有多達(dá) 12 個接口）的 AI 芯片尤為重要，因為 AI 芯片設(shè)計流程涉及龐大的仿真工作量。

“過去，工程師必須導(dǎo)出可能高達(dá) 500GB 的設(shè)計數(shù)據(jù)才能進行一次仿真，整個過程往往耗時數(shù)天?！盙riffin 說道?！岸缃?，Cadence 的工具僅提取必要的數(shù)據(jù)，將仿真周期從幾天縮短至幾分鐘?！?/p>

在這一過程中，Cadence 的 Clarity 3D Solver 發(fā)揮了關(guān)鍵作用。傳統(tǒng)的全波 3D 電磁求解器僅用于解決特定的問題，但隨著設(shè)計日益緊湊和復(fù)雜，具備簽核級精度的電磁分析已成為必然趨勢。

“現(xiàn)如今，全波 3D 求解器被用作先進封裝設(shè)計的標(biāo)準(zhǔn)解決方案。”Griffin 表示?！癈adence 的 Clarity 求解器兼具準(zhǔn)確性和可擴展性，能夠幫助公司滿足新一代 AI 硬件的需求?！?/p>

高性能系統(tǒng)中的熱挑戰(zhàn)

隨著 AI 工作負(fù)載推動功率密度不斷提升，熱管理已成為芯粒架構(gòu)設(shè)計工程師關(guān)注的核心問題。如果沒有適當(dāng)?shù)睦鋮s方案，即使是最先進的半導(dǎo)體設(shè)計也可能面臨過熱和故障的風(fēng)險。

“二十年前，熱分析并不是 Cadence 關(guān)注的重點，”Griffin 表示，“但如今已成為客戶首要關(guān)注的問題?！?/p>

為了應(yīng)對這些挑戰(zhàn)，Cadence 推出了多物理場仿真平臺 Celsius Studio。該平臺集成了電熱協(xié)同仿真和計算流體力學(xué) (CFD)，能夠仿真芯片、封裝、電路板和系統(tǒng)級別的散熱。

“借助 Celsius，電氣工程師可以仿真瞬態(tài)熱行為，動態(tài)調(diào)整功耗以防止過熱。”Griffin 說道?！巴瑫r，機械工程師能夠在同一環(huán)境中完成氣流、液體冷卻和外殼設(shè)計仿真?！?/p>

修復(fù)損壞的設(shè)計流程：

從“弗蘭肯流程”到集成工作流程

大型先進封裝設(shè)計面臨的一個緊迫問題是 Griffin 所稱的“弗蘭肯流程”——依賴獨立且缺乏協(xié)調(diào)的工具進行仿真、分析和設(shè)計的碎片化方法。

“工程師不可能花費數(shù)周時間將數(shù)據(jù)從一種工具傳輸?shù)搅硪环N工具?！盙riffin 說道。“Cadence 在設(shè)計環(huán)境中進行仿真，消除了這一低效環(huán)節(jié)，使工程師能夠在完成整個設(shè)計之前簽核關(guān)鍵子系統(tǒng)。”

Cadence前瞻性的“左移”方法將 PCB、IC 封裝和 3D-IC 設(shè)計工作流程與信號完整性、電源完整性、熱和電磁仿真相結(jié)合，確保工程師能夠在設(shè)計的早期階段發(fā)現(xiàn)并解決問題。

“我們正在見證設(shè)計思維的重大轉(zhuǎn)變?！盙riffin 表示?！叭缃?，越來越多的設(shè)計工程師直接運行仿真，而不再等待專門的信號完整性或電源完整性專家來處理。這不僅加快了開發(fā)周期，還降低了設(shè)計錯誤率。”

前景展望：仿真和 AI 驅(qū)動設(shè)計的未來

隨著行業(yè)深入推進 AI 驅(qū)動的芯片設(shè)計，Cadence 不斷拓展其電子設(shè)計自動化 (EDA) 解決方案。公司利用機器學(xué)習(xí)和基于云的仿真可擴展性，進一步簡化異構(gòu)集成工作流程，使 AI、高性能計算和新一代半導(dǎo)體設(shè)計比以往更加高效。

Cadence 還專注于提高設(shè)計驗證的自動化水平，通過 AI 輔助仿真和驗證，減輕工程師的負(fù)擔(dān)。隨著半導(dǎo)體制造商競相開發(fā)突破能效和計算性能極限的芯片，這些進步將變得尤為重要。

“我們不僅緊跟行業(yè)發(fā)展的步伐，”Griffin 總結(jié)道，“更致力于塑造行業(yè)的未來?！?/strong>