【PlanAhead教程】-4 RTL and IP Design
聲明：本文內(nèi)容及配圖由入駐作者撰寫(xiě)或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題，請(qǐng)聯(lián)系本站處理。
舉報(bào)投訴
-
Xilinx
+關(guān)注
關(guān)注
73文章
2208瀏覽量
131996 -
RTL
+關(guān)注
關(guān)注
1文章
395瀏覽量
62913 -
PlanAhead
+關(guān)注
關(guān)注
0文章
13瀏覽量
9971
發(fā)布評(píng)論請(qǐng)先 登錄
相關(guān)推薦
熱點(diǎn)推薦
RTL8762CMF/RTL8752CMF：藍(lán)牙低功耗SOC的卓越之選
RTL8762CMF/RTL8752CMF：藍(lán)牙低功耗SOC的卓越之選 一、引言 在當(dāng)今的物聯(lián)網(wǎng)時(shí)代，藍(lán)牙低功耗技術(shù)在各類設(shè)備中得到了廣泛應(yīng)用。Realtek的RTL
基于iP2001的4相同步降壓轉(zhuǎn)換器設(shè)計(jì)參考
基于iP2001的4相同步降壓轉(zhuǎn)換器設(shè)計(jì)參考 在電源設(shè)計(jì)領(lǐng)域，高效、穩(wěn)定且易于設(shè)計(jì)的電源解決方案一直是工程師們追求的目標(biāo)。今天，我們就來(lái)深入探討一下國(guó)際整流器（International
AMD Versal CPM5 QDMA Gen4x8 ST Only Performance Design CED示例
本篇博文演示了在AMD Vivado Design Suite 2024.1 中生成 CPM5_QDMA_Gen4x8_ST_Only_Performance_Design 并使用為 QDMA 提供
華為數(shù)據(jù)通信牽頭立項(xiàng)TM Forum IP網(wǎng)絡(luò)L4自智架構(gòu)
華為數(shù)據(jù)通信近日在網(wǎng)絡(luò)智能化標(biāo)準(zhǔn)領(lǐng)域取得關(guān)鍵突破，正式宣布在TM Forum（電信管理論壇）立項(xiàng)IG1251G“IP網(wǎng)絡(luò)L4多場(chǎng)景自智Agentic架構(gòu)標(biāo)準(zhǔn)”，標(biāo)志著全球IP網(wǎng)絡(luò)向L4
請(qǐng)問(wèn)誰(shuí)有 RTL9210B RTL9210C 的sheet pdf 呀？
請(qǐng)問(wèn)誰(shuí)有移動(dòng)硬盤芯片 RTL9210B RTL9210C 的sheet pdf 呀？
找不到，急需。先謝了
發(fā)表于 02-13 13:43
SmartDV與Mirabilis Design宣布就SmartDV IP系統(tǒng)級(jí)模型達(dá)成戰(zhàn)略合作
本次合作有助于實(shí)現(xiàn)更快速、更高質(zhì)量的早期架構(gòu)探索與RTL開(kāi)發(fā)前優(yōu)化
使用AXI4接口IP核進(jìn)行DDR讀寫(xiě)測(cè)試
本章的實(shí)驗(yàn)任務(wù)是在 PL 端自定義一個(gè) AXI4 接口的 IP 核，通過(guò) AXI_HP 接口對(duì) PS 端 DDR3 進(jìn)行讀寫(xiě)測(cè)試，讀寫(xiě)的內(nèi)存大小是 4K 字節(jié)。
Xilinx高性能NVMe Host控制器IP+PCIe 3.0軟核控制器IP，純邏輯實(shí)現(xiàn)，AXI4和AXI4-Stream DMA接口，支持PCIe 3.0和4.0
）讀寫(xiě)、DMA讀寫(xiě)和數(shù)據(jù)擦除功能，提供用戶一個(gè)簡(jiǎn)單高效的接口實(shí)現(xiàn)高性能存儲(chǔ)解決方案。NVMe AXI4 Host Controller IP讀寫(xiě)的順序傳輸長(zhǎng)度是RTL運(yùn)行時(shí)動(dòng)態(tài)可配置的，最小
發(fā)表于 11-14 22:40
IP3254?? 3?節(jié)/4?節(jié)串聯(lián)用電池保護(hù) IC（科發(fā)鑫 英集芯指定代理）
IP32543節(jié)/4節(jié)串聯(lián)用電池保護(hù)IC（科發(fā)鑫英集芯指定代理）（同步推薦鋰電池保護(hù)IP3012A/BIP3005A/BIP3253IP3254IP3259IP3266IP3267）1
發(fā)表于 10-24 19:49
?0次下載
燦芯半導(dǎo)體亮相IP-SoC Days 2025
近日，Design & Reuse在上海和首爾分別舉辦了兩場(chǎng)IP-SoC Day研討會(huì)，燦芯半導(dǎo)體（燦芯股份，688691）作為領(lǐng)先的一站式定制芯片及IP供應(yīng)商，受邀參加兩次活動(dòng)并在上海場(chǎng)研討會(huì)上發(fā)表演講。
Cadence受邀參加IP SoC China 2025
2025 年 9 月 11 日，由 Design & Reuse 主辦的 IP SoC China 2025 將在上海淳大萬(wàn)麗酒店舉辦。
芯動(dòng)科技獨(dú)家推出28nm/22nm LPDDR5/4 IP
了LPDDR5/5X/4/4X Combo IP和DDR5/4 Combo IP兩大全兼容升級(jí)解決方案，有效助力廣大客戶新產(chǎn)品應(yīng)對(duì)供應(yīng)鏈升級(jí)
AMD Vivado Design Suite 2025.1現(xiàn)已推出
AMD Vivado Design Suite 2025.1 現(xiàn)已推出，支持 AMD Spartan UltraScale+ 和新一代 Versal 器件。這一最新版本還新增了多項(xiàng)功能，可顯著提升 Versal SSIT 器件的 FMAX 值，并對(duì)所有系列產(chǎn)品在 IP 集
如何使用AMD Vitis HLS創(chuàng)建HLS IP
本文逐步演示了如何使用 AMD Vitis HLS 來(lái)創(chuàng)建一個(gè) HLS IP，通過(guò) AXI4 接口從存儲(chǔ)器讀取數(shù)據(jù)、執(zhí)行簡(jiǎn)單的數(shù)學(xué)運(yùn)算，然后將數(shù)據(jù)寫(xiě)回存儲(chǔ)器。接著會(huì)在 AMD Vivado Design Suite 設(shè)計(jì)中使用此
Cadence推出HBM4 12.8Gbps IP內(nèi)存系統(tǒng)解決方案
近日，Cadence（NASDAQ：CDNS）近日宣布推出業(yè)界速度最快的 HBM4 12.8Gbps 內(nèi)存 IP 解決方案，以滿足新一代 AI 訓(xùn)練和 HPC 硬件系統(tǒng)對(duì) SoC 日益增長(zhǎng)的內(nèi)存帶寬
評(píng)論