由于晶體管制造的復雜性，每代晶體管制程針對不同用途的制造技術版本，不同廠商的代次間統(tǒng)計算法也完全不同，單純用代次來比較并不準確。根據(jù)目前業(yè)界常用晶體管密度來衡量制程水平，英特爾最新10nm制程的晶體管密度堪比三星 EUV版本7nm制程。

英特爾發(fā)揮IDM優(yōu)勢，優(yōu)化電路設計達到比肩三星 7nm EUV微縮效果

根據(jù)技術指標(如下圖所示)可以看出，三星 7nm采用EUV后，明顯的貢獻在三星 7nm EUV的鰭片間距僅為英特爾的80%左右，然而英特爾的解決方案則是借由設計端的優(yōu)化。

例如減少Dummy Gate數(shù)量及Gate觸點位置設計在晶體管上方(Contact on active gate，COAG)等，不僅獲得良好的微縮效果更可減少制造端在制程上的負擔，使得英特爾 10nm閘極間距及金屬間距比肩三星 7nm EUV，并成功將10nm制程的晶體管密度提升至100.8 Mtr/mm2與三星 7nm EUV的101.23 Mtr/mm2同等水平，顯示三星的7nm EUV與英特爾的10nm技術水平相當。

面臨英特爾及三星的競爭，臺積電仍有其優(yōu)勢

英特爾展示第三代10nm技術，向市場展現(xiàn)EUV并非制程微縮至10nm的必要條件，因此單就設計開發(fā)能力英特爾仍維持領先水平，臺積電則因多年來服務代工客戶的經驗累積出完善的設計規(guī)范(design rule)有助于客戶快速客制化芯片，最重要的是其穩(wěn)定的良率表現(xiàn)深受客戶信賴。

三星則傾向挑戰(zhàn)領先同業(yè)采用EUV，以此提升自身制程技術來吸引客戶投單，然而從英特爾采用EUV的保守態(tài)度來看，EUV很可能仍有其不穩(wěn)定因素存在(如缺乏商用光化圖形光罩檢測及EUV光罩護膜準備不及等)，三星能否駕馭EUV仍是一下挑戰(zhàn)，在此狀況下，客戶傾向采用能快速客制化良率穩(wěn)定的臺積電機會最高。