雖然1947年由貝爾實(shí)驗(yàn)室的J.Bardeen、W.H.Brattain和W.Shockley等科學(xué)家發(fā)明的第一個(gè)晶體管是雙極型晶體管,而且是在鍺襯底上，但場(chǎng)效應(yīng)器件概念的提出比雙極型器件更早,20世紀(jì)20年代J.Lilienfeld就提出用金屬-絕緣層-半導(dǎo)體結(jié)構(gòu)來(lái)制作固態(tài)三極管的專(zhuān)利申請(qǐng)。圖3.28為L(zhǎng)ilienfeld提出用來(lái)制作場(chǎng)效應(yīng)器件的結(jié)構(gòu)示意圖。它是一個(gè)由Al-Al2O3-Cu2S組成的MIS結(jié)構(gòu)，鋁作為柵電極,Al2O3為柵介質(zhì),Cu2S為半導(dǎo)體，在半導(dǎo)體上有兩個(gè)電極作為源漏。其工作原理是想通過(guò)調(diào)節(jié)柵電壓來(lái)改變半導(dǎo)體層中的電導(dǎo)率，從而實(shí)現(xiàn)改變?cè)绰╇娏鞔笮〉哪康?。有趣的是Lilienfeld設(shè)想的Al2O。柵厚度約為0.1pm,柵壓為100V數(shù)量級(jí),所以，在柵介質(zhì)上的電場(chǎng)強(qiáng)度為10'V/cm，非常接近于當(dāng)今的硅MOS器件。但由于絕緣層與半導(dǎo)體之間的界面質(zhì)量問(wèn)題，當(dāng)時(shí)無(wú)法制作具有晶體管特性的器件，不能實(shí)現(xiàn)其專(zhuān)利構(gòu)想。

后來(lái)隨著雙極型晶體管的研究成功,人們對(duì)半導(dǎo)體的認(rèn)識(shí)不斷加深，從理論上建立了電子、空穴的輸運(yùn)模型,技術(shù)上 pn結(jié)制備越發(fā)成熟，1952年Shockley又提出了以反偏pn結(jié)作為柵極的結(jié)型場(chǎng)效應(yīng)晶體管(JFET)。JFET類(lèi)似于一個(gè)電壓控制電阻器，為單一載流子導(dǎo)電,因此,Shockley把它稱(chēng)作單極型場(chǎng)效應(yīng)晶體管。根據(jù)這一思路，很快有人做出了JFET原型器件,但是,這種器件溝道厚度依賴(lài)于 pn結(jié)深的精確控制，只有當(dāng)60年代出現(xiàn)離子注入技術(shù)后,該器件才有制作可行性。這種器件雖然可以避免絕緣層-半導(dǎo)體界面問(wèn)題的困擾,但其明顯缺點(diǎn)之一為柵電壓受pn結(jié)反偏電壓所限制。所以,這種器件目前實(shí)際應(yīng)用不多,倒是與這種器件比較接近的另一種器件肖特基柵或金屬-半導(dǎo)體柵場(chǎng)效應(yīng)晶體管(MESFET)獲得較多應(yīng)用，尤其在那些無(wú)法獲得高質(zhì)量絕緣層界面的GaAs等l-V族化合物半導(dǎo)體器件中。無(wú)論是JFET還是MESFET，柵極都是一個(gè)反偏的結(jié)，所以，柵極漏電流都比較大,這對(duì)于大規(guī)模集成電路極為不利。

隨著硅平面工藝特別是熱氧化技術(shù)的發(fā)展，對(duì) SiO2/Si界面的認(rèn)識(shí)越來(lái)越深入，使得制備高質(zhì)量SiO:/Si界面成為可能,因此，人們又致力于研制絕緣柵場(chǎng)效應(yīng)晶體管。1960年,貝爾實(shí)驗(yàn)室的D.Kahng和M. M.Atalla研制出第一個(gè)SiO2-Si體系的MOSFET。

MOSFET的基本特性參數(shù)只與一種載流子(即半導(dǎo)體表面反型少子)的輸運(yùn)有關(guān),因此,這種器件又稱(chēng)為單極型半導(dǎo)體器件。MOS器件具有一系列獨(dú)特優(yōu)點(diǎn):1高輸人阻抗;2高線(xiàn)性度;3具有負(fù)溫度系數(shù),因而導(dǎo)致均勻溫度分布;4器件結(jié)構(gòu)簡(jiǎn)單,易于高密度集成;5宜于形成互補(bǔ)型MOS器件,大幅降低功耗;6與少子壽命無(wú)關(guān),抗輻射能力強(qiáng),噪聲低等。相比于雙極型器件,MOS器件也存在一些弱點(diǎn):1工藝要求高,特別對(duì)SiO/Si界面質(zhì)量控制要求高;2驅(qū)動(dòng)能力較弱;3頻率范圍小,工作頻率較低。隨著制造技術(shù)進(jìn)步和器件尺寸縮微,MOS器件的這些弱點(diǎn)正在不斷被克服。

3.6.1 MOS晶體管工作原理

在MOS電容半導(dǎo)體一側(cè)增加兩個(gè)重?fù)诫s的pn結(jié),就構(gòu)成一個(gè)MOSFET,這兩個(gè)重?fù)诫s的結(jié)區(qū)分別稱(chēng)為源(S)極和漏(D)極。以圖3.29所示的n-MOSFET為例,分析其工作原理。當(dāng)柵極電壓小于某一值,即閾值電壓(V)時(shí)，半導(dǎo)體表面未形成強(qiáng)反型層,n源漏與P型襯底之間存在著反偏Pn結(jié),因而不導(dǎo)通。當(dāng)柵電壓大于V時(shí)，半導(dǎo)體表面達(dá)到強(qiáng)反型，即形成可以導(dǎo)電的n型溝道,只要在源漏之間加上一定電壓,就會(huì)有電流從源漏端流過(guò)。除了具有前面討論的柵(G)、漏(D)、源(S)等3個(gè)電極外,MOSFET還有一個(gè)襯底電極(B)。在單管應(yīng)用時(shí)，襯底電極通常與源極一起接地;在集成電路中，源極不一定與襯底同電位。

下面以圖3.29所示的坐標(biāo)系推導(dǎo) n-MOSFET的電流-電壓特性。當(dāng)柵源電壓Ves>V時(shí)，n-MOSFET開(kāi)啟,柵極下形成n型溝道,源漏兩端的外加電壓(Vs),將產(chǎn)生一個(gè)從源端(0V)到漏端(Vs)的溝道電位分布V(y),沿溝道的橫向電場(chǎng)為

從(3.47)式可見(jiàn),在Vs由零起始鄰近小值范圍內(nèi),括號(hào)中的Vs平方項(xiàng)可忽略,因而Is隨V增大呈線(xiàn)性上升。此時(shí)可近似認(rèn)為,V僅起提供y方向漂移電場(chǎng)的作用,而對(duì)溝道電荷沒(méi)有影響,溝道可看成只受Vcs調(diào)控的均勻薄電荷層,如圖3.30(a)所示,Is隨Vs的關(guān)系類(lèi)似線(xiàn)性歐姆定律。當(dāng)漏電壓增大到VomtVes一V+時(shí),由(3.46)式可知,溝道在漏端的反型電荷濃度降至零,此時(shí)溝道被夾斷。但溝道夾斷并不意味著沒(méi)有電流流過(guò),因?yàn)樵趭A斷點(diǎn)(溝道的盡頭)另一側(cè)存在著漏端反向np結(jié),在其電場(chǎng)作用下，到達(dá)溝道盡頭的載流子將被收集到漏端流出,如圖3.30(b)所示。繼續(xù)增大V，使夾斷點(diǎn)向源端移動(dòng),如圖3.30(c)所示,若夾斷點(diǎn)位移遠(yuǎn)小于溝道長(zhǎng)度,則Is保持不變,即電流達(dá)到飽和,進(jìn)入飽和區(qū),形成如圖3.31所示MOSFET典型Igs-Vs特性曲線(xiàn)C。飽和電流可寫(xiě)為

在上述簡(jiǎn)單模型中，忽略了體電荷效應(yīng),即忽略耗盡層空間電荷(Q:)隨源漏電勢(shì)變化,考慮V或V(y)對(duì)體電荷影響后,應(yīng)將(3.45)式改寫(xiě)為

從(3.50)式可以看出,考慮體電荷效應(yīng)后,MOSFET的I-V特性就不存在統(tǒng)一的V。另外,從(3.49)式可見(jiàn)，考慮體電荷效應(yīng)后,反型層電荷濃度會(huì)變小,因此,最終MOSFET的電流會(huì)變小,飽和電壓Vrku也會(huì)相應(yīng)變小。

3.6.2 MOS晶體管類(lèi)型

前述介紹的是n型溝道MOSFET(簡(jiǎn)稱(chēng)NMOS)，與之相對(duì)應(yīng)的是以空穴為反型載流子的p型溝道MOSFET(簡(jiǎn)稱(chēng) PMOS)。其所需施加的電壓極性正好與NMOS相反,即柵極和漏極需要施加負(fù)電壓,才能使器件工作。

對(duì)于MOSFET，根據(jù)不加?xùn)艍簳r(shí)是否形成溝道,可分為兩種類(lèi)型:零柵壓下無(wú)溝道形成的MOSFET稱(chēng)為增強(qiáng)型;而零柵壓下已形成溝道的MOSFET稱(chēng)為耗盡型,即:需要在柵極上施加相反方向的電壓才能使器件截止。按以上定義，增強(qiáng)型NMOS、耗盡型NMOS、增強(qiáng)型PMOS、耗盡型PMOS這4種器件的輸出特性和轉(zhuǎn)移特性,如圖3.32所示。

3.6.3 MOS晶體管的閾值電壓

在數(shù)字MOS集成電路中,最基本的單元反相器,可由一個(gè)驅(qū)動(dòng)管和一個(gè)負(fù)載構(gòu)成,負(fù)載可以是電阻或MOS管。為降低電路功耗,通常希望驅(qū)動(dòng)管是增強(qiáng)型。根據(jù)不同溝道MOSFET的分類(lèi),可以將NMOS和 PMOS的閾值電壓分別表示為

其中,Vm由(3.37)式確定。上式表明,閾值電壓由襯底摻雜濃度、柵極功函數(shù)(Wm)、氧化層厚度及其中電荷密度等因素確定，

由于早期硅MOS結(jié)構(gòu)中氧化層正電荷密度較高,VmB常為較大負(fù)值，因而增強(qiáng)型PMOS器件較易實(shí)現(xiàn),而較難使NMOS的Vr變?yōu)檎?即不易實(shí)現(xiàn)增強(qiáng)型NMOS器件。所以,最早研制成功的 MOS晶體管是鋁柵增強(qiáng)型PMOS器件。后來(lái)人們發(fā)現(xiàn)重?fù)诫s多晶硅也可以作為MOSFET柵極,由于多晶硅柵工藝具有自對(duì)準(zhǔn)特性，可以降低柵漏交疊電容，有益于顯著提高M(jìn)OS器件速度。最初采用的多晶硅柵是n型重?fù)诫s材料，其功函數(shù)約等于硅的親合能gX(4.05eV),與鋁的功函數(shù)(4.20eV)接近,最初仍然用于增強(qiáng)型PMOS工藝由于硅中電子遷移率高于空穴遷移率，制備增強(qiáng)型 NMOS成為早期MOS技術(shù)研究的聚焦點(diǎn)。隨著離子注人技術(shù)進(jìn)展，人們可以把適當(dāng)劑量的雜質(zhì)(如硼)精確地注人半導(dǎo)體，把NMOS的V從負(fù)調(diào)整為正。如硼注入劑量為Nm,假設(shè)其位于靠近半導(dǎo)體表面極薄區(qū)域內(nèi),則可證明閾值電壓的增加幅度為

后來(lái)，人們發(fā)現(xiàn)由NMOS和PMOS組成的CMOS具有特別低的靜態(tài)功耗，所以,需要在單一芯片同時(shí)制造NMOS和PMOS。由于n型多晶硅具有較低電阻率，因此，在早期CMOS中無(wú)論對(duì)于NMOS還是PMOS,均采用了n多晶硅柵。隨著襯底濃度提高,NMOS的V變得越來(lái)越正，而PMOS的Vr變得越來(lái)越負(fù),這兩種變化趨勢(shì)均有利于二者制作增強(qiáng)型器件。但對(duì)于CMOS反相器,希望NMOS和PMOS具有對(duì)稱(chēng)的Vr,而且希望|Vr|隨著器件尺寸縮小而有一定降低，所以，在0.5um以下的CMOS工藝中，就開(kāi)始采用雙多晶硅柵技術(shù),即NMOS用n多晶硅柵、PMOS用p多晶硅柵,這樣,可將|Vr|控制在1V以?xún)?nèi)且比較對(duì)稱(chēng)。隨著器件尺寸進(jìn)人納米領(lǐng)域,硅CMOS器件制造技術(shù)不斷創(chuàng)新,在45 nm及更小器件尺寸技術(shù)代中,這種SiO2/多晶硅柵疊層結(jié)構(gòu)逐步被高k介質(zhì)/金屬柵取代。

在上述討論中,假定MOSFET的源和襯底是短接的。在實(shí)際情況中，如全由增強(qiáng)型晶體管構(gòu)成的EE MOS反相器中,負(fù)載管的源襯是反偏的,這時(shí)MOSFET的閾值電壓就會(huì)比源襯短接時(shí)的要來(lái)得大，這種效應(yīng)稱(chēng)為襯偏效應(yīng)。當(dāng)存在襯偏電壓Ves時(shí)，若要使MOSFET的溝道反型載流子濃度達(dá)到無(wú)襯偏時(shí)同樣的濃度,即:溝道相對(duì)于源端的勢(shì)壘高度必須不變,溝道位置的表面勢(shì)必須增加一V的,空間電荷面密度按規(guī)律增加，則閾值電壓變?yōu)?/p>

在離子注人發(fā)展成熟以前,TBM的研究人員曾利用襯偏效應(yīng)增大V1，使NMOS成為增強(qiáng)型器件,以便在IBM-370/158計(jì)算機(jī)制造中能采用比PMOS速度更快的 NMOS。

3.6.4 MOS器件跨導(dǎo)和短溝道特性

MOS器件除了V+這一關(guān)鍵參數(shù)外,還有其他多個(gè)重要參數(shù)。MOSFET是一種柵控電流器件,衡量其柵控能力的物理參數(shù)可以定義為gm0I，稱(chēng)為跨導(dǎo),線(xiàn)性區(qū)和飽和區(qū)的跨導(dǎo)分別可由(3.47)式和(3.48)式計(jì)算得到。當(dāng)器件工作在線(xiàn)性區(qū)時(shí),還有另一個(gè)重要參數(shù),即溝道電導(dǎo),定義為gb=0Vv,其大小也可由(3.47)式計(jì)算得到。有趣的是,線(xiàn)性區(qū)的電導(dǎo)正好等于飽和區(qū)的跨導(dǎo),它們都與跨導(dǎo)因子K有關(guān),即與載流子遷移率、柵電容、器件寬長(zhǎng)比成正比。

要提高跨導(dǎo)因子K，一般可以選擇遷移率高的導(dǎo)電溝道(如NMOS),減薄柵介質(zhì),增加寬長(zhǎng)比。當(dāng)然幾何尺寸的改變不是無(wú)限的，在某一技術(shù)節(jié)點(diǎn)下它們通常遵循一定比例。但在同一技術(shù)節(jié)點(diǎn)下,若想使PMOS達(dá)到與NMOS相類(lèi)似的跨導(dǎo),常用方法為增大PMOS器件寬長(zhǎng)比的方法。例如,選擇寬長(zhǎng)比為NMOS器件的2~4倍。

MOS器件應(yīng)用于數(shù)字電路時(shí),有兩個(gè)電流值也很關(guān)鍵,即通態(tài)電流IoN和關(guān)態(tài)電流LoFF。其中,Ioy定義為當(dāng)Vs=Vu、Vs=Vaa(電源電壓)時(shí)的I,它標(biāo)志器件驅(qū)動(dòng)能力與邏輯電路速度;IoFF定義為當(dāng)Ves=0V、V=V。s時(shí)的Igs，它與MOSFET的亞閾值特性有關(guān)它標(biāo)志器件截止時(shí)的功耗或者CMOS的靜態(tài)功耗。所以，對(duì)于電路應(yīng)用而言,Io越大越好，IoFF越小越好。

前面討論的都是針對(duì)長(zhǎng)溝道器件，即溝道長(zhǎng)度比源漏結(jié)耗盡層寬度要大得多的MOS器件。當(dāng)溝道長(zhǎng)度縮短時(shí)，就會(huì)出現(xiàn)一些新現(xiàn)象。第一個(gè)效應(yīng)是溝道長(zhǎng)度調(diào)制效應(yīng),如圖3.30(c)所示，當(dāng)MOSFET進(jìn)入飽和區(qū)后，溝道夾斷點(diǎn)不斷地向源端移動(dòng)，使得有效溝道長(zhǎng)度不斷變短，若本身溝道長(zhǎng)度較短時(shí),這種夾斷點(diǎn)的移動(dòng)將使Is略微增大，即Irs的"飽和"變得不飽和,這類(lèi)似于雙極型晶體管中的基區(qū)寬度調(diào)制效應(yīng),即Early效應(yīng)。這一效應(yīng)使MOSFET飽和區(qū)的輸出阻抗從理想的無(wú)窮大變成有限值，在輸出特性曲線(xiàn)圖上可以看到,輸出特性飽和區(qū)曲線(xiàn)反向延長(zhǎng)會(huì)與電壓軸相交于一點(diǎn)，該點(diǎn)電壓為一VA，VA即為Early電壓。第二個(gè)效應(yīng)是短溝道效應(yīng)(SCE),即對(duì)于同樣 MOS結(jié)構(gòu)，當(dāng)溝道長(zhǎng)度縮短時(shí)，由于柵極下耗盡層電荷同時(shí)被柵極和源漏分享，使得Vr的絕對(duì)值減小。第三個(gè)效應(yīng)是漏致勢(shì)壘降低(DIBL)現(xiàn)象,指在短溝道MOS晶體管中,Va可能產(chǎn)生使表面勢(shì)壘降低及Vr減小的效應(yīng),如圖3.33所示。這種效應(yīng)可以用DIBL因子=-Vr/Vas標(biāo)志,單位為mV/V。DIBL是一種有害現(xiàn)象,V隨Vs變化意味著MOS柵控能力變?nèi)酢Ｔ跇O端情形下，VT趨向于零,即IDS無(wú)法關(guān)斷。

3.6.5亞閾值特性

以上討論的Is表達(dá)式，描述MOS表面形成強(qiáng)反型溝道后的電流。在MOSFET實(shí)際應(yīng)用中，許多時(shí)候MOS表面處于弱反型狀態(tài),即工作在亞閾值區(qū)域,此時(shí)Is稱(chēng)為亞閾值電流。由于處于弱反型狀態(tài),反型載流子濃度很低，因此漂移電流很小。此時(shí)MOSFET與BJT類(lèi)似,其表面和體內(nèi)能帶如圖3.34所示，亞閾值電流主要由載流子擴(kuò)散流構(gòu)成。根據(jù)溝道兩端電子濃度n(0)和n(L),通過(guò)下式可以計(jì)算出這種擴(kuò)散電流:

由(3.56)式可見(jiàn)，亞閾值電流與表面勢(shì)呈指數(shù)依賴(lài)關(guān)系。另一方面，在亞閾值區(qū)MOSFET表面勢(shì)與柵壓基本呈線(xiàn)性關(guān)系，所以，Is與Ves也基本呈指數(shù)依賴(lài)關(guān)系,如圖3.35所示?？梢杂脕嗛撝敌甭逝袛郙OSFET亞閾值特性的優(yōu)劣。斜率越大，曲線(xiàn)越陡峭,意味著開(kāi)關(guān)轉(zhuǎn)換越快。亞閾值特性常用亞閾值擺幅(參數(shù)S)作定量描述。參數(shù)S反比于亞閾值斜率，其定義為漏源電流降低一個(gè)數(shù)量級(jí)對(duì)應(yīng)的柵電壓減小量,如下式所示:

所以，S的大小最終可歸結(jié)為柵壓對(duì)表面勢(shì)的調(diào)控能力。在弱反型時(shí),dVcs/dy，可以通過(guò)MOS電容串聯(lián)模型得到,即dVcs被分配到串聯(lián)著的C.和C。上,因此,亞閾值擺幅可由下式表達(dá):

室溫下S不可能小于60mV/dec,通常約為70~100mV/dec。為得到陡峭的亞閾值特性,在器件設(shè)計(jì)中需要減小氧化層厚度、降低溝道摻雜濃度,在工藝中降低界面態(tài)密度。MOS晶體管在低溫下工作時(shí)，亞閾值特性也可改善。

IoN和IoFF除了主要取決于閾值電壓Vr，IoFF還與亞閾值斜率有關(guān)。圖3.35中標(biāo)出了IoN和IorF的位置。如前所述,基于擴(kuò)散-漂移輸運(yùn)機(jī)制的參數(shù)S,室溫下不可能小于60mV/dec。因此，對(duì)于固定Va,降低Vr可以提高Iov,但同時(shí)會(huì)增大IoFe，而增大Vr則可以降低IorFF，但同時(shí)又使Iox降低。當(dāng)然,倘若某種基于其他輸運(yùn)機(jī)制器件的S可以突破60mV/dec的限制,則Vr的設(shè)計(jì)將變得更為容易,即可以將Vr設(shè)計(jì)得更低(如0.2V),這樣就可以使器件在相同IorFF下得到更高的IoN,當(dāng)然也可以將電源電壓Va設(shè)計(jì)得更低,這有利于降低電路功耗。

3.6.6CMOS器件

為避免早期增強(qiáng)型-增強(qiáng)型MOS反相器和增強(qiáng)型-耗盡型MOS反相器功耗大的問(wèn)題，Wanlass和 Sah在20世紀(jì)60年代初提出了互補(bǔ)型MOS反相器(即CMOS器件)[10],其結(jié)構(gòu)和電路如圖3.36所示。CMOS由一對(duì)NMOS/PMOS組成,靜態(tài)時(shí),NMOS和 PMOS只有其中一個(gè)導(dǎo)通,另一個(gè)處于截止?fàn)顟B(tài)，所以,它的靜態(tài)功耗極低。另外,CMOS輸出電平對(duì)NMOS/PMOS器件的寬長(zhǎng)比沒(méi)有依賴(lài)關(guān)系，所以,它又可稱(chēng)為無(wú)比電路，低電平可接近于0V.高電平接近于電源電壓,輸出電平無(wú)損失。這種不依賴(lài)于器件寬長(zhǎng)比的無(wú)比電路對(duì)于器件縮微和提高集成度是有利的。

由圖3.36(b)可見(jiàn),為保證CMOS反相器能有較高速度、導(dǎo)通管能工作在強(qiáng)反型區(qū)，要求電源電壓V。>Vm+|Vnl。這樣,CMOS反相器就可以得到如圖3.37所示的電壓傳輸特性和電流傳輸特性

當(dāng)0

為分析簡(jiǎn)便起見(jiàn),假設(shè)NMOS和PMOS具有對(duì)稱(chēng)的閾值電壓和相同的跨導(dǎo)因子(當(dāng)然具有不同的寬長(zhǎng)比)，即Vrp=一Vm和K,=K,這樣轉(zhuǎn)折點(diǎn)V"=Va/2，Ip達(dá)到最大。

當(dāng)VT

CMOS集成電路的工作原理及其低功耗特性,可用圖3.38進(jìn)一步說(shuō)明。該圖顯示，CMOS的瞬態(tài)功耗取決于信號(hào)傳輸和電平轉(zhuǎn)換。圖3.38中CL代表電路輸出端的電容性負(fù)載,它通常由漏結(jié)電容、下一級(jí)柵極輸入電容和輸出信號(hào)線(xiàn)-襯底電容等構(gòu)成。圖3.38(a)說(shuō)明輸入信號(hào)由高電平("1")向低電平("0")躍變，引起的輸出電平變化過(guò)程。漏極輸出端由"o"向"1"的轉(zhuǎn)換取決于負(fù)載電容CL的充電過(guò)程。此時(shí)，NMOS管由通態(tài)轉(zhuǎn)向關(guān)態(tài),而PMOS管由關(guān)態(tài)變?yōu)橥☉B(tài),恰好為負(fù)載電容CL提供充電電流。圖3.38(b)則顯示,當(dāng)CMOS輸人端電平由"0"向"1"轉(zhuǎn)換時(shí),進(jìn)人導(dǎo)通態(tài)的NMOS管，為負(fù)載電容積累的電荷提供泄放通路。

由圖3.37可知,當(dāng)CMOS工作在靜態(tài)時(shí),其功耗是很低的。但當(dāng)它工作在動(dòng)態(tài)時(shí),如輸入信號(hào)為方波脈沖,則會(huì)有明顯的功耗產(chǎn)生,這就是CMOS的動(dòng)態(tài)功耗。CMOS的動(dòng)態(tài)功耗可以這樣來(lái)理解:在一個(gè)脈沖周期T內(nèi),共有CV』大小的電荷從電源流出,最終流到地,所以,可以認(rèn)為在這個(gè)周期內(nèi),電源平均電流為C,V。/T=fC,Vs(f為CMOS工作頻率),因而電源功耗應(yīng)為fCLV%。在CMOS集成電路技術(shù)發(fā)展過(guò)程中,器件幾何尺寸縮微及電源電壓降低,使單元電路的動(dòng)態(tài)功耗減小,電路的傳輸速度上升。但電路工作頻率的提高會(huì)使其動(dòng)態(tài)功耗增加。CMOS在工作時(shí)還需注意一個(gè)特別問(wèn)題,即所謂的閂鎖效應(yīng)(L.atch-up)。本書(shū)第5章5.5節(jié)將討論閂鎖效應(yīng)及其抑制方法。