來源：FPGA技術(shù)實(shí)戰(zhàn)

引言：本文描述了ADC和FPGA之間LVDS接口設(shè)計(jì)需要考慮的因素，包括LVDS數(shù)據(jù)標(biāo)準(zhǔn)、LVDS接口數(shù)據(jù)時(shí)序違例解決方法以及硬件設(shè)計(jì)要點(diǎn)。

1. LVDS簡(jiǎn)介

1.1 什么是LVDS?

LVDS(低壓差分信號(hào))標(biāo)準(zhǔn)是業(yè)界流行的差分?jǐn)?shù)據(jù)傳輸標(biāo)準(zhǔn)，它是雙線、低擺幅差分信號(hào)。其優(yōu)點(diǎn)包括以下幾點(diǎn)：

?低電源電壓運(yùn)行

?高速數(shù)據(jù)傳輸

?良好的共模噪聲抑制

?噪音產(chǎn)生更少

圖1：LVDS發(fā)送器和接收器

LVDS是在100Ω的受控阻抗介質(zhì)上進(jìn)行基帶數(shù)據(jù)傳輸，其中傳輸介質(zhì)可以是PCB走線、背板或電纜。如圖1所示，LVDS輸出由約3.5mA的電流源組成，該電流源驅(qū)動(dòng)差分對(duì)。LVDS接收器具有高直流輸入阻抗，因此，LVDS驅(qū)動(dòng)器的大部分電流流過100Ω的終端電阻器，在接收器輸入端產(chǎn)生約350mV的電壓。

1.2 LVDS標(biāo)準(zhǔn)

表1所示的ANSI/TIA/EIA-644-A(LVDS)標(biāo)準(zhǔn)定義了LVDS信號(hào)。本標(biāo)準(zhǔn)定義了驅(qū)動(dòng)器輸出和接收器輸入特性，它是一個(gè)純電氣標(biāo)準(zhǔn)。它不包括基本規(guī)范、協(xié)議甚至完整的電纜特性，因?yàn)檫@些都取決于應(yīng)用。這允許在許多應(yīng)用中輕松采用，也允許參考標(biāo)準(zhǔn)根據(jù)所需的信號(hào)質(zhì)量和媒體長(zhǎng)度或類型指定所需的最大數(shù)據(jù)速率。

表1：ANSI/TIA/EIA-644(LVDS)標(biāo)準(zhǔn)

1.3 LVDS優(yōu)于單端標(biāo)準(zhǔn)的優(yōu)勢(shì)

LVDS中使用的差分?jǐn)?shù)據(jù)傳輸方法比CMOS等單端方案更不容易受到共模噪聲的影響。因?yàn)椴罘謧鬏斒褂脙蓷l具有相反電流和電壓擺動(dòng)的線來傳輸數(shù)據(jù)，而不是CMOS中使用的一條線。LVDS接收器只會(huì)查看兩個(gè)信號(hào)之間的差異，可以消除共模噪聲。另外，由于磁場(chǎng)的抵消，差分信號(hào)也傾向于比單端信號(hào)輻射更少的噪聲。此外，電流模式驅(qū)動(dòng)器不易產(chǎn)生振鈴和開關(guān)尖峰，進(jìn)一步降低了噪聲。LVDS與其他信號(hào)標(biāo)準(zhǔn)的比較如表2所示。

表2：LVDS與其他信號(hào)標(biāo)準(zhǔn)的比較

ANSI/TIA/EIA標(biāo)準(zhǔn)基于一組限制性假設(shè)建議最大數(shù)據(jù)速率為655Mbps，并基于無損耗介質(zhì)提供了1.923Gbps的理論最大值。數(shù)據(jù)傳輸?shù)淖罱K速率和距離取決于介質(zhì)的衰減特性和來自環(huán)境的噪聲耦合。

圖2：共模電壓范圍

2. ADC LVDS數(shù)據(jù)的邊沿捕獲分析

當(dāng)LVDS接收器中沒有足夠的建立和保持時(shí)間來捕獲數(shù)據(jù)時(shí)，稱為邊邊沿獲。由于LVDS對(duì)之間的PCB走線長(zhǎng)度不匹配，可能會(huì)發(fā)生數(shù)據(jù)的邊沿捕獲。例如，如果6個(gè)DDR LVDS對(duì)沒有以相同的距離路由到FPGA，則邊沿捕獲發(fā)生在12位ADC中。在邊沿捕獲期間，一些數(shù)據(jù)位可能會(huì)改變其值，導(dǎo)致FPGA不能正確采樣ADC數(shù)據(jù)。

圖3：顯示了從ADS6129 12位ADC在FPGA內(nèi)捕獲的邊沿捕獲數(shù)據(jù)

由于ADC數(shù)據(jù)的邊緣捕獲，在圖3中觀察到峰值。在這種情況下，對(duì)比特D6和D8觀察到邊沿捕獲。峰值是由于D6和D8位的建立和保持時(shí)間違規(guī)造成的。x軸表示采樣數(shù)，y軸表示12位ADC的信號(hào)幅度。

3. 處理邊沿捕獲問題

邊沿捕獲問題可以通過兩種方法來解決。一種方法是使用ADC LVDS功能來改變LVDS數(shù)據(jù)線相對(duì)于LVDS輸出時(shí)鐘的延遲。另一種方法是使用FPGA內(nèi)部的延遲組件。

3.1 使用ADC內(nèi)部的延遲特性

通過使用ADC的串行接口或并行模式調(diào)整輸出時(shí)鐘邊沿，ADC LVDS數(shù)據(jù)可以相對(duì)于時(shí)鐘延遲。只有調(diào)整輸出時(shí)鐘邊沿才有可能改變所有LVDS對(duì)相對(duì)于輸出時(shí)鐘的建立和保持關(guān)系。圖4提供了ADS6129串行模式下時(shí)鐘位置偏移功能的詳細(xì)信息。

圖4：串行模式下ADS6129的時(shí)鐘位置偏移特性

另外，ADS6129為并行模式控制時(shí)，可以通過控制SEN引腳電壓來控制時(shí)鐘延遲，如表3所示。

表3：SEN–模擬控制引腳

3.2 使用FPGA內(nèi)部的延遲特性

解決邊沿捕獲問題的另一種方法是利用FPGA內(nèi)部的延遲特性。FPGA的每個(gè)LVDS對(duì)都有延遲組件。例如，Xilinx FPGA具有稱為“IDELAY”的延遲元件，可用于更改每個(gè)LVDS對(duì)的單獨(dú)延遲。FPGA的IDELAY非常靈活，可以插入任何LVDS ADC對(duì)和FPGA之間。對(duì)于圖2所示的邊沿捕獲問題，LVDS對(duì)D6_D7和D8_D9需要使用IDELAY組件進(jìn)行延遲。此外，LVDS數(shù)據(jù)對(duì)之間的偏斜也可以通過在FPGA內(nèi)使用此IDELAY組件來補(bǔ)償。

圖5：FPGA延遲塊與ADC LVDS數(shù)據(jù)

4. 使用ADC測(cè)試模式功能檢查ADC和FPGA LVDS數(shù)據(jù)時(shí)序

為了驗(yàn)證建立和保持時(shí)間，系統(tǒng)設(shè)計(jì)人員可以使用測(cè)試模式生成可以在FPGA內(nèi)部驗(yàn)證的特定模式。在測(cè)試模式下，可以使用用戶自定義模式對(duì)每個(gè)上升沿和下降沿的位翻轉(zhuǎn)進(jìn)行編程。這是用FPGA測(cè)試ADC LVDS數(shù)據(jù)接口健康狀況的最佳方法。圖6提供了ADS6129和ADS6149的這種測(cè)試模式特征的信息。

圖6：ADC內(nèi)部的自定義測(cè)試模式選項(xiàng)

該測(cè)試確定了ADC和FPGA之間的正確接口。如果測(cè)試模式通過，則可以認(rèn)為ADC LVDS與FPGA的數(shù)據(jù)接口是正確的。圖7顯示了10 MHz NORMAL模擬輸入信號(hào)的數(shù)字化數(shù)據(jù)眼圖。

圖6：10MHz正常輸入模擬信號(hào)的數(shù)字化數(shù)據(jù)眼圖

5. ADC與FPGA之間LVDS信號(hào)布線設(shè)計(jì)考慮

(1)如果ADC輸出和FPGA輸入引腳之間的布線距離較大，則必須注意將差分阻抗保持在100Ω附近。差分對(duì)的總長(zhǎng)度并不重要，但在指定內(nèi)差分對(duì)之間的匹配很重要。此匹配規(guī)范取決于ADC采樣率以及設(shè)置和保持時(shí)間裕度。

(2)在ADC LVDS輸出和FPGA輸入之間的任何跨分割處，差分特性阻抗應(yīng)在90Ω至110Ω之間，由于LVDS信號(hào)的邊緣速率很快，阻抗匹配非常重要。

(3)最好在PCB中使用至少4層。高速設(shè)計(jì)需要接地、電源和單端信號(hào)(如CMOS)以及LVDS信號(hào)的單獨(dú)層。

圖7：典型4層PCB層疊

(4)LVDS線路的最小PCB通孔數(shù)量。最好使用45度轉(zhuǎn)彎，避免90度轉(zhuǎn)彎。

(5)LVDS信號(hào)在沒有終端電阻器的情況下無法工作。最好的選擇是使用FPGA的內(nèi)部100Ω終端電阻器(如果可用)。對(duì)于內(nèi)部FPGA終端電阻器，輸入LVDS終端寄存器需要在FPGA粘合邏輯中設(shè)置為“TRUE”。

(6)在頂層上布線高速走線可以避免通孔以及通孔引起的電感。然而，在中間層上布線高速走線有助于更好地抑制噪聲。在帶狀線(中間層)而不是微帶線(頂部/底部)上路由噪聲信號(hào)有助于減少EMI。

圖8：微帶線與帶狀線