文章來源：Jeff的芯片世界

原文作者：Jeff的芯片世界

本文介紹了漏致勢壘降低效應是什么以及它的危害。

隨著智能手機、電腦等電子設(shè)備不斷追求輕薄化，芯片中的晶體管尺寸已縮小至納米級(如3nm、2nm)。但尺寸縮小的同時，一個名為“漏致勢壘降低效應(DIBL)”的物理現(xiàn)象逐漸成為制約芯片性能的關(guān)鍵難題。

什么是漏致勢壘降低效應(DIBL)

1.核心定義

DIBL全稱Drain-Induced Barrier Lowering(漏致勢壘降低效應)，指晶體管中漏極電壓升高時，源極與溝道之間的電勢壁壘被削弱的現(xiàn)象。這會導致晶體管在關(guān)閉狀態(tài)下仍產(chǎn)生漏電流，影響器件可靠性。

2.物理機制類比

想象源極和漏極之間有一道“水壩”(勢壘)，正常情況下，“水壩”高度足夠阻擋電流(關(guān)閉狀態(tài))。但當漏極電壓增大時，相當于“水壩”被外力壓垮了一部分，電子便能“翻越”勢壘形成漏電流。

3.發(fā)生條件

DIBL主要出現(xiàn)在短溝道晶體管中(溝道長度<100nm)。隨著晶體管尺寸縮小，漏極電場對源極的干擾增強，傳統(tǒng)器件結(jié)構(gòu)難以維持勢壘高度。

DIBL如何影響晶體管性能

1.靜態(tài)功耗飆升

DIBL導致晶體管關(guān)閉時漏電流顯著增加。據(jù)研究，28nm工藝芯片中，DIBL貢獻的漏電占總功耗的30%以上。這不僅縮短設(shè)備續(xù)航，還引發(fā)發(fā)熱問題。

2.閾值電壓漂移

閾值電壓(晶體管開啟的臨界電壓)受DIBL影響會發(fā)生偏移。例如，某40nm工藝晶體管的閾值電壓可能因DIBL降低50mV，直接導致電路邏輯錯誤風險上升。

3.器件壽命下降

持續(xù)漏電流會加速晶體管老化。實驗表明，DIBL嚴重的器件在高溫下工作1000小時后，性能退化速度比正常器件快2-3倍。

如何應對DIBL挑戰(zhàn)

1.材料革新：高介電常數(shù)(High-k)介質(zhì)

傳統(tǒng)二氧化硅(SiO?)柵極介質(zhì)的物理極限為1.2nm(約5個原子厚度)，進一步減薄會加劇DIBL。英特爾在45nm節(jié)點引入鉿基(HfO?)High-k材料，在相同厚度下介電常數(shù)提升3倍，有效抑制漏電場穿透。

2.結(jié)構(gòu)升級：FinFET與全環(huán)繞柵極(GAA)

FinFET(鰭式場效應晶體管)：通過將溝道豎立為“鰭”狀，三面包裹柵極，使柵極對溝道的控制力提升50%以上，顯著降低DIBL(22nm節(jié)點后廣泛應用)。

納米片GAA：三星3nm工藝采用多層堆疊納米片，柵極360°環(huán)繞溝道，進一步將DIBL導致的漏電降低至FinFET的1/5。

3.工藝優(yōu)化：超淺結(jié)與應變硅技術(shù)

通過離子注入形成超淺源漏結(jié)(深度<20nm)，減少漏極電場對溝道的橫向干擾;引入應變硅技術(shù)(如GlobalFoundries的SiGe通道)，提高載流子遷移率，降低工作電壓需求。