來(lái)源：先進(jìn)封裝技術(shù)與工藝

在后摩爾時(shí)代，扇出型晶圓級(jí)封裝（FOWLP） 已成為實(shí)現(xiàn)異構(gòu)集成、提升I/O密度和縮小封裝尺寸的關(guān)鍵技術(shù)路徑。與傳統(tǒng)的扇入型（Fan-In）封裝不同，F(xiàn)OWLP通過(guò)將芯片重新排布在重構(gòu)晶圓上，利用塑封料（EMC） 擴(kuò)展芯片面積，從而在芯片范圍之外提供額外的I/O連接空間。根據(jù)工藝流程的差異，F(xiàn)OWLP主要分為三大類(lèi)：芯片先裝（Chip-First）面朝下、芯片先裝面朝上以及RDL先制。本文將深入剖析這三種工藝的具體流程、關(guān)鍵技術(shù)難點(diǎn)及優(yōu)劣勢(shì)對(duì)比。

01芯片先裝面朝下工藝

這是最早實(shí)現(xiàn)商業(yè)化量產(chǎn)的FOWLP工藝，以英飛凌的eWLB技術(shù)為代表。其核心邏輯是先將芯片貼裝在臨時(shí)載板上，再進(jìn)行塑封和重布線。

該工藝的典型流程起始于一個(gè)臨時(shí)載板，通常為金屬或硅材質(zhì)。首先，在載板上層壓一層熱釋放膠帶。接著，利用高精度的貼片機(jī)將經(jīng)過(guò)測(cè)試的良品芯片（KGD）以有源面朝下的方式精確放置在膠帶上。

隨后進(jìn)行壓縮模塑，將塑封料填充在芯片周?chē)纬芍貥?gòu)晶圓。在塑封固化后，通過(guò)加熱使熱釋放膠帶失去粘性，從而將重構(gòu)晶圓與臨時(shí)載板分離（即解鍵合）。此時(shí)，芯片的有源面和塑封料表面處于同一平面。

接下來(lái)，通過(guò)物理氣相沉積（PVD） 濺射Ti/Cu作為種子層，利用光刻和電鍍工藝制作重布線層（RDL） 和鈍化層。最后，在RDL的末端制作凸點(diǎn)下金屬層（UBM） 并植入焊球（Solder Balls），經(jīng)切割后完成封裝。

芯片先裝FOWLP工藝流程示意圖

技術(shù)挑戰(zhàn)： 此工藝最大的痛點(diǎn)在于芯片偏移（Die Shift）。在塑封過(guò)程中，流動(dòng)的塑封料會(huì)對(duì)芯片產(chǎn)生推力，導(dǎo)致芯片位置偏離預(yù)設(shè)坐標(biāo)。此外，重構(gòu)晶圓在固化冷卻過(guò)程中，由于硅芯片與塑封料的熱膨脹系數(shù)（CTE） 差異，會(huì)產(chǎn)生嚴(yán)重的翹曲（Warpage）。這種位置偏移和翹曲會(huì)導(dǎo)致后續(xù)光刻對(duì)準(zhǔn)困難，造成RDL與芯片焊盤(pán)連接失效，嚴(yán)重影響良率。

02芯片先裝面朝上工藝

為了應(yīng)對(duì)面朝下工藝中的部分局限性，面朝上工藝應(yīng)運(yùn)而生。其流程差異主要在于芯片的放置方向和互連方式。

在此流程中，芯片以有源面朝上的方式通過(guò)芯片貼裝膜（DAF） 固定在載板上。在進(jìn)行壓縮模塑覆蓋整個(gè)芯片后，不需要立即解鍵合。相反，必須通過(guò)研磨工藝減薄塑封層，直到暴露出芯片表面的銅柱或以其他方式顯露電極。

隨后，在平整的塑封面上制作RDL，通過(guò)電鍍通孔連接到芯片電極。這種方式可以通過(guò)增加銅柱的高度來(lái)適應(yīng)3D封裝的需求。

技術(shù)優(yōu)劣： 面朝上工藝通過(guò)銅柱延伸了連接距離，有利于散熱和應(yīng)力緩沖。然而，研磨過(guò)程控制精度要求極高，一旦研磨過(guò)度損傷芯片電路，或者研磨不足導(dǎo)致連接開(kāi)路，都會(huì)導(dǎo)致報(bào)廢。此外，芯片背部貼裝在載板上，雖然減少了部分水平偏移，但垂直方向的共面性仍是挑戰(zhàn)。

03RDL先制工藝

隨著高性能計(jì)算對(duì)I/O密度和多層RDL需求的增加，RDL先制工藝（亦稱(chēng)Chip-Last）逐漸成為高端封裝（如臺(tái)積電InFO技術(shù)）的首選。與前兩者不同，該工藝先在載板上制作RDL，再貼裝芯片。

流程首先在涂有犧牲層（Sacrificial Layer） 的載板上，通過(guò)PVD和電鍍工藝制作精細(xì)的RDL線路和介電層。這一步類(lèi)似晶圓廠后道工藝，可以實(shí)現(xiàn)極小的線寬線距（L/S）。RDL制作完成后，將芯片通過(guò)倒裝（Flip-Chip） 或直接鍵合的方式貼裝在RDL上。隨后進(jìn)行塑封，并在塑封體背部進(jìn)行研磨或開(kāi)孔。最后，去除載板并釋放犧牲層，露出RDL的接觸焊盤(pán)用于植球。

FOWLP上的RDL

核心優(yōu)勢(shì)：

良率提升：由于RDL是在平整的載板上預(yù)先制作的，若RDL出現(xiàn)缺陷，可以由光學(xué)檢測(cè)剔除，避免了將昂貴的良品芯片（KGD） 貼裝在壞的RDL上，從而顯著降低了成本風(fēng)險(xiǎn)。

高密度互連：避免了芯片先裝工藝中塑封后的表面不平整問(wèn)題，能在載板上實(shí)現(xiàn)更精細(xì)的布線（例如2μm/2μm L/S），非常適合高密度集成的應(yīng)用處理器（AP） 封裝。

在上述三種FOWLP工藝中，芯片先裝（面朝下） 因其工藝路徑短、成本低，依然是中低端市場(chǎng)的主流選擇，但必須嚴(yán)格控制芯片偏移和翹曲問(wèn)題。芯片先裝（面朝上） 則在特定的3D堆疊場(chǎng)景中由于銅柱互連的存在占有一席之地。而RDL先制盡管流程較長(zhǎng)、成本較高，但憑借其對(duì)已知良品載板的篩選能力以及對(duì)高密度布線的支持，已確立了其在高性能計(jì)算和高端移動(dòng)終端封裝領(lǐng)域的統(tǒng)治地位。

隨著板級(jí)扇出型封裝（FOPLP） 的興起，這些工藝正逐漸從晶圓級(jí)向大尺寸面板級(jí)轉(zhuǎn)移，這對(duì)光刻設(shè)備的焦深、貼片機(jī)的速度以及電鍍均勻性提出了更嚴(yán)苛的挑戰(zhàn)。未來(lái)的競(jìng)爭(zhēng)焦點(diǎn)將集中在如何在擴(kuò)大面板尺寸以降低成本的同時(shí)，通過(guò)材料創(chuàng)新和應(yīng)力模擬來(lái)有效抑制翹曲，實(shí)現(xiàn)高可靠性的異構(gòu)集。