隨著半導(dǎo)體工藝制程的不斷演進(jìn)與系統(tǒng)復(fù)雜度的持續(xù)攀升，單顆芯片的集成規(guī)模已從數(shù)億門(mén)級(jí)迅速跨越至數(shù)百億門(mén)級(jí)。與此同時(shí)，市場(chǎng)窗口持續(xù)收窄，產(chǎn)品上市周期不增反減：在消費(fèi)電子領(lǐng)域，旗艦智能終端幾乎每年都需實(shí)現(xiàn)重大迭代；即便在對(duì)安全與可靠性要求極高的汽車(chē)領(lǐng)域，如智能駕駛與智能座艙系統(tǒng)，亦呈現(xiàn)出快速迭代、多方案并行的激烈競(jìng)爭(zhēng)態(tài)勢(shì)。

西門(mén)子EDA的Questa One智能驗(yàn)證平臺(tái)與Veloce CS硬件仿真平臺(tái)，正通過(guò)驗(yàn)證工具的智能化演進(jìn)以及系統(tǒng)級(jí)、軟硬件協(xié)同驗(yàn)證的深度應(yīng)用，全面加速芯片功能驗(yàn)證流程，深刻重構(gòu)芯片設(shè)計(jì)的整體范式與效率邊界。

01 Questa One AI驅(qū)動(dòng)帶來(lái)更快驗(yàn)證引擎

EDA驗(yàn)證領(lǐng)域因設(shè)計(jì)復(fù)雜度提升而面臨驗(yàn)證周期長(zhǎng)、工作量大的核心挑戰(zhàn)，客戶迫切期望加速驗(yàn)證收斂，通過(guò)窮盡性分析發(fā)現(xiàn)更深層的問(wèn)題。與此同時(shí)，EDA工具的智能化已成為提升設(shè)計(jì)質(zhì)量、降低錯(cuò)誤率的關(guān)鍵。隨著AI技術(shù)在EDA領(lǐng)域的逐步成熟，其為芯片設(shè)計(jì)帶來(lái)革命性變化，顯著提升效率與質(zhì)量，降低開(kāi)發(fā)成本，縮短產(chǎn)品上市時(shí)間。

西門(mén)子EDA推出的Questa One智能驗(yàn)證軟件產(chǎn)品平臺(tái)，以AI技術(shù)賦能連接性、數(shù)據(jù)驅(qū)動(dòng)方法和可擴(kuò)展性，突破集成電路驗(yàn)證流程限制，助力工程團(tuán)隊(duì)有效提高生產(chǎn)效率，支持從IP到芯片級(jí)系統(tǒng) (SoC) 再到大型系統(tǒng)的大規(guī)模復(fù)雜設(shè)計(jì)。

Questa One將集成電路驗(yàn)證從被動(dòng)反應(yīng)流程重新定義為可以自?xún)?yōu)化的智能系統(tǒng)，集成了AI驅(qū)動(dòng)的自動(dòng)化、預(yù)測(cè)分析及工作流程無(wú)縫連接的能力，可提供更快的功能、故障仿真和形式化驗(yàn)證引擎，可實(shí)現(xiàn)仿真時(shí)間縮短至原來(lái)的六分之一，人工測(cè)試量減少10–100倍，大幅縮短驗(yàn)證周期并減少人工工作量。

尤其值得關(guān)注的是其在DFT驗(yàn)證方面的突破。 隨著半導(dǎo)體技術(shù)節(jié)點(diǎn)持續(xù)微縮，器件缺陷密度上升、工藝波動(dòng)加劇，傳統(tǒng)測(cè)試方法難以檢測(cè)新型細(xì)微缺陷及老化效應(yīng)；同時(shí)，芯片集成數(shù)十億晶體管與異構(gòu)IP核，導(dǎo)致測(cè)試數(shù)據(jù)量激增、功耗約束收緊，進(jìn)一步推高DFT實(shí)現(xiàn)的成本與復(fù)雜度。此外，為滿足汽車(chē)、航天等高端應(yīng)用的全生命周期可靠性要求，DFT技術(shù)還需覆蓋從制造到退役的全流程保障。

針對(duì)這些挑戰(zhàn)，Questa One DFT驗(yàn)證解決方案通過(guò)其全面功能特性，與Tessent解決方案無(wú)縫集成提供顯著的效率優(yōu)勢(shì)，助力設(shè)計(jì)團(tuán)隊(duì)高效完成DFT簽核：

靜態(tài)分析能力

支持RTL綜合前至綜合后的等價(jià)性驗(yàn)證；

自動(dòng)化指令

實(shí)現(xiàn)MBIST插入后無(wú)縫的時(shí)鐘域/復(fù)位域（CDC/RDC）分析；

毛刺SVA生成

針對(duì)毛刺場(chǎng)景分析的自動(dòng)化協(xié)議SVA生成；

增強(qiáng)的門(mén)級(jí)仿真性能

顯著提升仿真效率；

可擴(kuò)展功能故障分級(jí)

通過(guò)改進(jìn)結(jié)構(gòu)掃描缺陷覆蓋率提升驗(yàn)證質(zhì)量；

DFT感知調(diào)試與X傳播分析

精準(zhǔn)識(shí)別DFT相關(guān)設(shè)計(jì)問(wèn)題；

軟件感知驗(yàn)證IP

加速內(nèi)建自測(cè)試（IST）驗(yàn)證流程。

西門(mén)子EDA數(shù)字功能驗(yàn)證應(yīng)用工程部門(mén)負(fù)責(zé)人楊耿：“Questa One Sim DX DFT仿真加速方案與Tessent半導(dǎo)體生命周期解決方案協(xié)同工作，提供覆蓋全流程的解決方案，為簽署ATPG與MBIST模式驗(yàn)證提供所需的效率與性能優(yōu)勢(shì)。通過(guò)該聯(lián)合方案，可顯著降低DFT簽核在流片流程中成為瓶頸的風(fēng)險(xiǎn)。其效益深遠(yuǎn)，在編譯、優(yōu)化和仿真等各階段均能提升效率與性能?！?/p>

這種深度集成的驗(yàn)證方法不僅加速了DFT簽收進(jìn)程，更通過(guò)AI驅(qū)動(dòng)的智能分析使驗(yàn)證從被動(dòng)檢測(cè)轉(zhuǎn)變?yōu)橹鲃?dòng)預(yù)防，高度契合現(xiàn)代芯片設(shè)計(jì)對(duì)高可靠性和快速上市的雙重需求。

值得一提的是，西門(mén)子EDA基于EDA AI System統(tǒng)一技術(shù)底座，已將AI深度集成到芯片設(shè)計(jì)的各個(gè)環(huán)節(jié)，除了Questa One智能驗(yàn)證軟件產(chǎn)品，還有Calibre Vision AI、Aprisa AI、Solido生成式和代理式AI等，全面賦能工程師應(yīng)對(duì)日益復(fù)雜的設(shè)計(jì)挑戰(zhàn)。

02 Veloce CS助力驗(yàn)證向全系統(tǒng)、多場(chǎng)景演進(jìn)

在當(dāng)前芯片設(shè)計(jì)復(fù)雜度激增的背景下，功能驗(yàn)證的范疇已從模塊/IP層級(jí)加速向全系統(tǒng)、多場(chǎng)景演進(jìn)。這意味著驗(yàn)證工作不僅需要覆蓋全芯片（Full SoC）的集成驗(yàn)證與基于Chiplet的多芯片協(xié)同驗(yàn)證，更需延伸至具體應(yīng)用場(chǎng)景，如車(chē)載系統(tǒng)，要涵蓋芯片、道路場(chǎng)景及底盤(pán)模型的驗(yàn)證。擴(kuò)大驗(yàn)證邊界以匹配真實(shí)應(yīng)用場(chǎng)景，是能在前期高效暴露系統(tǒng)級(jí)風(fēng)險(xiǎn)、確保芯片在復(fù)雜環(huán)境中功能安全與可靠性的關(guān)鍵。

為支撐系統(tǒng)級(jí)驗(yàn)證需求，西門(mén)子EDA Veloce CS支持驗(yàn)證芯片設(shè)計(jì)中涉及的各類(lèi)互聯(lián)協(xié)議。不僅全面支持UCIe、CXL等主流互聯(lián)標(biāo)準(zhǔn)，還支持前沿的互聯(lián)標(biāo)準(zhǔn)，包括支持多個(gè)加速節(jié)點(diǎn)間共享DDR與HBM帶寬的UA Link（Ultra Accelerator），以及基于Virtual Ethernet實(shí)現(xiàn)的UEC（Ultra Ethernet Consortium）技術(shù)，以滿足HPC和AI場(chǎng)景對(duì)高性能、分布式和無(wú)損傳輸?shù)膰?yán)苛需求。

與此同時(shí)，隨著異構(gòu)集成的復(fù)雜度越來(lái)越高，所帶來(lái)的驗(yàn)證挑戰(zhàn)也在不斷加劇。例如ARM Zena計(jì)算子系統(tǒng)（CSS）集成多達(dá)16個(gè)高性能的 Cortex-A720AE CPU集群，以應(yīng)對(duì)高級(jí)駕駛輔助系統(tǒng)（ADAS）與智能座艙（IVI）的復(fù)雜工作負(fù)載；同時(shí)，其專(zhuān)屬的安全島（Safety Island）由實(shí)時(shí)處理器 Cortex-R82AE驅(qū)動(dòng)，為功能安全要求嚴(yán)苛的場(chǎng)景提供ASIL-D級(jí)保障，應(yīng)用場(chǎng)景極其復(fù)雜。西門(mén)子EDA通過(guò)Innexis CodeBench與Veloce Codelink能夠提供了統(tǒng)一的可視化調(diào)試環(huán)境，該環(huán)境能夠有效應(yīng)對(duì)此類(lèi)多核、多廠商的異構(gòu)系統(tǒng)驗(yàn)證需求。

西門(mén)子EDA硬件輔助驗(yàn)證產(chǎn)品應(yīng)用工程經(jīng)理陳哲飛：“我們的工具鏈具備高度兼容性，能夠在單一平臺(tái)內(nèi)實(shí)現(xiàn)對(duì)多核、多廠商異構(gòu)系統(tǒng)的協(xié)同處理與深度調(diào)試，無(wú)需連接多個(gè)硬件調(diào)試器或啟動(dòng)多套軟件，從而顯著提升驗(yàn)證效率與調(diào)試深度?！?/p>

值得一提的是，在支持各類(lèi)先進(jìn)互聯(lián)標(biāo)準(zhǔn)、異構(gòu)集成CPU集群的基礎(chǔ)上，西門(mén)子EDA基于Veloce Strato CS硬件加速平臺(tái)和Innexis Developer Pro軟件環(huán)境，能夠構(gòu)建了一套覆蓋虛擬模型、混合模型至完整RTL層級(jí)的全鏈路集成開(kāi)發(fā)流程，可大幅加速?gòu)?fù)雜SoC設(shè)計(jì)進(jìn)程，支持大量的用戶案例，尤其適用于軟硬件團(tuán)隊(duì)的高效協(xié)同。整個(gè)系統(tǒng)支持RFRA（Run Fast and Run Accurate），能夠在運(yùn)行速度與精度間實(shí)現(xiàn)靈活平衡：當(dāng)用戶側(cè)重于開(kāi)發(fā)效率時(shí)，可運(yùn)行于基于事務(wù)級(jí)模型的QEMU虛擬環(huán)境，獲得百M(fèi)Hz級(jí)別的執(zhí)行速度；當(dāng)用戶需要深入分析系統(tǒng)性能時(shí)，則可切換至周期精確的Veloce Strato CS硬件加速平臺(tái)，以準(zhǔn)確評(píng)估帶寬、延遲與功耗等關(guān)鍵指標(biāo)，從而在芯片流片前實(shí)現(xiàn)全面驗(yàn)證與優(yōu)化。

西門(mén)子EDA硬件輔助驗(yàn)證產(chǎn)品應(yīng)用工程經(jīng)理陳哲飛：“Veloce平臺(tái)能有效降低流片風(fēng)險(xiǎn)。以某客戶設(shè)計(jì)通用 GPGPU為例，其關(guān)鍵PCIe模塊雖已在其他平臺(tái)完成仿真驗(yàn)證，但在Veloce平臺(tái)上通過(guò)QEMU Host模擬真實(shí)服務(wù)器主機(jī)環(huán)境，經(jīng)PIPE接口連接PCIe端點(diǎn)時(shí)，才暴露出一個(gè)其他仿真驗(yàn)證平臺(tái)無(wú)法捕捉的深層錯(cuò)誤。該錯(cuò)誤深藏于RTL代碼中，無(wú)法通過(guò)軟件修補(bǔ)，若非及時(shí)發(fā)現(xiàn)，將直接導(dǎo)致芯片核心功能失效，造成重大損失。”

03 完備生態(tài)鏈助力驗(yàn)證效率全面提升

西門(mén)子EDA積極構(gòu)建多維度、深層次的生態(tài)合作網(wǎng)絡(luò)，其合作戰(zhàn)略不僅涵蓋全球領(lǐng)先的高速互連硅IP伙伴，更深度融入主流處理器架構(gòu)與開(kāi)放硬件生態(tài)，積極應(yīng)對(duì)復(fù)雜芯片與系統(tǒng)設(shè)計(jì)帶來(lái)的驗(yàn)證挑戰(zhàn)。

在與核心IP伙伴的合作中，西門(mén)子EDA與Alphawave Semi的戰(zhàn)略聯(lián)動(dòng)尤為突出，通過(guò)其銷(xiāo)售渠道將后者先進(jìn)的高速互連硅IP引入市場(chǎng)，共同應(yīng)對(duì)復(fù)雜互聯(lián)挑戰(zhàn)。產(chǎn)品涵蓋Alphawave Semi用于連接和存儲(chǔ)器協(xié)議的前沿IP平臺(tái)，例如Ethernet、PCIe、CXL、HBM和UCIe（裸片到裸片）互聯(lián)等，為先進(jìn)SoC、3D-IC和Chiplet結(jié)構(gòu)提供高帶寬、高可靠性的互聯(lián)基礎(chǔ)。

西門(mén)子EDA數(shù)字功能驗(yàn)證應(yīng)用工程部門(mén)負(fù)責(zé)人楊耿：“我們的價(jià)值在于提供“硅IP+驗(yàn)證IP”的完備生態(tài)鏈?？蛻粼讷@得高性能IP授權(quán)的同時(shí)，能直接使用與之配套的、經(jīng)過(guò)充分驗(yàn)證的測(cè)試環(huán)境。這種深度集成帶來(lái)了兩大核心優(yōu)勢(shì)：一是顯著縮短驗(yàn)證周期，避免從零搭建測(cè)試平臺(tái)的時(shí)間消耗；二是構(gòu)成一個(gè)經(jīng)過(guò)閉環(huán)驗(yàn)證的可靠解決方案，顯著降低了系統(tǒng)集成階段的技術(shù)風(fēng)險(xiǎn)，使項(xiàng)目周期更具可預(yù)測(cè)性，為客戶的快速上市提供堅(jiān)實(shí)保障?！?/p>

在處理器生態(tài)體系布局上，西門(mén)子EDA采取了“深化主流”與“擁抱開(kāi)源”的雙軌并行策略，全面覆蓋多元化的算力需求。

一方面，公司持續(xù)深化與Arm的長(zhǎng)期戰(zhàn)略合作，其Veloce Strato CS與Veloce proFPGA CS已被Arm正式采納為Arm NeoverseCSS設(shè)計(jì)流程的關(guān)鍵組成部分；另一方面，西門(mén)子EDA積極融入RISC-V開(kāi)放生態(tài)，并與中國(guó)本土力量緊密協(xié)同。其Veloce proFPGA CS平臺(tái)已成功支持達(dá)摩院高性能RISC-V處理器玄鐵C908X、C920、C930的驗(yàn)證效率的全面提升。

西門(mén)子EDA依托AI賦能的Questa One智能驗(yàn)證平臺(tái)、支持全系統(tǒng)多場(chǎng)景驗(yàn)證的Veloce CS硬件仿真系統(tǒng)，以及深度協(xié)同的產(chǎn)業(yè)鏈生態(tài)，構(gòu)建了一套覆蓋從IP到系統(tǒng)級(jí)的完整驗(yàn)證解決方案，顯著提升驗(yàn)證效率與覆蓋深度，將系統(tǒng)級(jí)風(fēng)險(xiǎn)識(shí)別大幅前置，不僅為復(fù)雜芯片的成功流片提供了堅(jiān)實(shí)保障，更大幅縮短驗(yàn)證周期，加速產(chǎn)品快速上市。