AD9547：網絡時鐘生成與同步的理想之選

在電子設計領域，時鐘的精準性和穩(wěn)定性對于系統(tǒng)的正常運行至關重要。AD9547作為一款雙/四輸入網絡時鐘生成器/同步器，為眾多系統(tǒng)提供了出色的時鐘同步解決方案。下面，我們就來深入了解一下這款芯片的特點、工作原理及應用。

文件下載：AD9547.pdf

特性亮點

高性能與穩(wěn)定性

• 保持模式下的穩(wěn)定性：AD9547支持在保持模式下達到Stratum 2的穩(wěn)定性，確保在參考信號丟失的情況下，仍能持續(xù)提供穩(wěn)定的時鐘輸出。
• 參考切換功能：具備參考切換功能，包括支持帶相位建立的參考切換和無中斷參考切換，并且提供自動和手動保持及參考切換選項，增強了系統(tǒng)的靈活性和可靠性。

  輸入輸出靈活性

• 多樣的輸入配置：擁有2對參考輸入引腳，每對可配置為單差分輸入或2個獨立的單端輸入，支持1 kHz至750 MHz的輸入參考頻率，還具備參考驗證和頻率監(jiān)測功能，精度可達1 ppm。
• 豐富的輸出選擇：2對時鐘輸出引腳，每對可配置為單差分LVDS/LVPECL輸出或2個單端CMOS輸出，輸出頻率最高可達450 MHz。

  其他特性

• 可編程性：具有30位可編程輸入參考分頻器、20位整數和10位小數可編程反饋分頻器，以及可編程數字環(huán)路濾波器，覆蓋0.001 Hz至100 kHz的環(huán)路帶寬。
• 低噪聲設計：可選低噪聲LC - VCO系統(tǒng)時鐘倍增器，以及可選晶體諧振器用于系統(tǒng)時鐘輸入，有效降低噪聲干擾。
• 存儲與控制：片上EEPROM可存儲多個上電配置文件，支持軟件控制的掉電功能，采用64引腳LFCSP封裝，便于集成。

工作原理

整體架構

AD9547的核心是數字鎖相環(huán)（DPLL），它通過可編程數字環(huán)路濾波器大大降低了從活動參考到輸出的抖動傳輸。該芯片支持多達四個參考輸入和廣泛的參考頻率范圍，能夠生成與所選參考信號在相位和頻率上直接相關的時鐘輸出，其抖動特性主要由系統(tǒng)時鐘決定。

參考時鐘輸入與監(jiān)測

• 輸入配置：參考時鐘輸入通過兩對引腳接入，每對可配置為單差分接收器或兩個獨立的單端接收器。為適應輸入信號的緩慢上升和下降沿，輸入接收器采用了滯后功能，確保斷開或浮空輸入不會導致接收器自發(fā)振蕩。
• 參考監(jiān)測：參考監(jiān)測依賴于已知且準確的系統(tǒng)時鐘周期，在系統(tǒng)時鐘穩(wěn)定之前，參考監(jiān)測的功能不可靠。每個參考輸入都有專用的監(jiān)測器，通過測量參考周期并與配置文件寄存器中的參數進行比較，來確定參考的有效性。同時，還設有參考驗證定時器和重新檢測定時器，可對參考的有效性進行精確控制。

  參考配置文件與切換

• 配置文件：AD9547擁有八個獨立的配置文件寄存器，每個配置文件包含一組特定的設備參數，如參考優(yōu)先級、參考周期、公差值、驗證和重新檢測定時器值、數字環(huán)路濾波器系數等。每個參考輸入可以分配到任意一個配置文件，從而實現(xiàn)根據不同參考信號的特性進行靈活配置。
• 切換機制：參考切換功能非常靈活，通過復雜的優(yōu)先級算法和基于寄存器的控制，用戶可以選擇自動、回退、保持或手動模式進行參考切換。在自動模式下，系統(tǒng)會根據優(yōu)先級自動選擇活動參考；在回退模式下，當用戶指定的參考有效時，它將作為活動參考，否則系統(tǒng)將切換到其他參考；在保持模式下，當用戶參考失效時，系統(tǒng)將進入保持模式；在手動模式下，用戶指定的參考始終作為活動參考。

  數字鎖相環(huán)（DPLL）

• 核心組成：DPLL由相位/頻率檢測器、反饋路徑、鎖定檢測器、相位偏移和相位斜率限制等部分組成，均采用數字實現(xiàn)。參考信號經過參考預分頻器分頻后，輸入到時間 - 數字轉換器（TDC），TDC/PFD產生的數字字序列被送到數字環(huán)路濾波器，濾波器的輸出控制直接數字合成器（DDS）的頻率，DDS通過集成DAC輸出模擬信號，模擬VCO的操作。
• 功能特點：DPLL具有可編程的數字環(huán)路濾波器，避免了傳統(tǒng)模擬PLL中由于模擬組件帶來的公差變化、熱噪聲和控制節(jié)點泄漏電流等問題。同時，通過數字方式補償反饋分頻器調制產生的相位誤差，實現(xiàn)了無明顯調制偽像的分數 - N PLL。

  系統(tǒng)時鐘輸入

• 多種輸入方式：系統(tǒng)時鐘電路為芯片的其他部分提供低抖動、穩(wěn)定的高頻時鐘。用戶可以選擇直接用高頻時鐘源驅動SYSCLKx輸入，也可以將SYSCLKx輸入配置為與內部SYSCLK PLL配合使用，通過晶體諧振器或低頻時鐘源合成系統(tǒng)時鐘。
• PLL特性：SYSCLK PLL是一個整數 - N設計，采用集成LC tank和VCO，可將低頻時鐘輸入轉換為所需的系統(tǒng)時鐘頻率。PLL具有內置的鎖定檢測器，用戶可以控制其靈敏度，同時還可以選擇自動或手動模式的電荷泵電流。此外，還提供內部和外部環(huán)路濾波器選項，以滿足不同的設計需求。

  時鐘分配

• 輸出配置：時鐘分配模塊提供兩個輸出驅動器，每個驅動器可配置為單差分LVPECL/LVDS輸出或雙單端CMOS輸出，并且每個驅動器前都有一個專用的30位可編程分頻器，時鐘分配模塊的工作頻率最高可達725 MHz。
• 同步功能：時鐘分配的同步功能非常強大，可通過多種方式觸發(fā)，包括直接同步源、基于頻率或相位鎖定檢測的自動同步源、多功能引腳同步源和EEPROM同步源。通過合理配置同步源和同步模式，可以實現(xiàn)輸出信號與活動參考信號的精確同步。

應用領域

網絡同步

在網絡通信領域，AD9547可用于SONET/SDH時鐘系統(tǒng)，最高支持到OC - 192，包括前向糾錯（FEC）功能。它能夠有效清理參考時鐘的抖動，實現(xiàn)Stratum 2保持、抖動清理和相位瞬態(tài)控制，確保網絡時鐘的穩(wěn)定性和準確性。

無線通信

在無線基站和控制器中，AD9547可以為系統(tǒng)提供穩(wěn)定的時鐘信號，滿足無線通信對時鐘精度和穩(wěn)定性的要求。

其他應用

還可應用于電纜基礎設施和數據通信等領域，為這些系統(tǒng)的正常運行提供可靠的時鐘支持。

寄存器配置與編程

AD9547的寄存器配置非常豐富，涵蓋了系統(tǒng)時鐘、DPLL、時鐘分配、參考輸入等各個方面。用戶可以通過SPI或I2C串行控制端口對寄存器進行讀寫操作，實現(xiàn)對芯片功能的精確控制。在編程時，需要按照一定的順序進行，例如先配置系統(tǒng)時鐘功能，然后初始化系統(tǒng)時鐘，校準系統(tǒng)時鐘（如果使用SYSCLK PLL），再依次配置多功能引腳、IRQ功能、看門狗定時器、DAC滿量程電流、DPLL、時鐘分配輸出、參考輸入和參考配置文件等。最后，通過I/O更新操作使所有配置生效，實現(xiàn)參考獲取和輸出時鐘的生成。

總結

AD9547以其豐富的特性、靈活的配置和強大的功能，為網絡時鐘生成與同步提供了全面的解決方案。無論是在網絡通信、無線通信還是其他領域，它都能滿足不同系統(tǒng)對時鐘精度和穩(wěn)定性的要求。電子工程師在設計相關系統(tǒng)時，可以充分利用AD9547的優(yōu)勢，提高系統(tǒng)的性能和可靠性。你在使用AD9547的過程中遇到過哪些問題呢？歡迎在評論區(qū)分享你的經驗和見解。