本文轉(zhuǎn)自：半導縱橫

從單芯片設(shè)計到封裝級異構(gòu)集成的轉(zhuǎn)變正在重新定義半導體行業(yè)的現(xiàn)在和未來。大型單芯片集成電路在光刻技術(shù)和良率方面的局限性，以及成本和上市時間方面的優(yōu)勢，推動了芯片組解決方案的發(fā)展。芯片組架構(gòu)可以將來自不同工藝節(jié)點的多個芯片集成到單個異構(gòu)封裝中。除了成本和良率優(yōu)勢外，芯片組解決方案還極大地提高了設(shè)計的模塊化程度，從而能夠更精確地將各種邏輯集成到單個封裝中。

Chiplet的出現(xiàn)

在封裝內(nèi)集成多個芯片是一種由來已久的理念和實踐，MCM 和 SiP 已經(jīng)流行了幾十年。然而，這些早期架構(gòu)并未針對成本或真正的模塊化進行優(yōu)化，不同芯片之間的互連速度較慢，且軟件不統(tǒng)一。大約十年前，半導體公司決定克服這些限制：軟件被設(shè)計成將多芯片架構(gòu)視為一個統(tǒng)一的系統(tǒng)；專有互連接口（如 Infinity Fabric 和 BoW）降低了互連延遲；單片架構(gòu)被拆分成模塊，并使用不同的工藝節(jié)點制造，然后在封裝級別進行集成，由此誕生了真正的芯片組（chiplet）。像 UCIe 標準這樣的開放接口進一步加速了芯片組在不同 IP 核之間的集成。

傳統(tǒng)的二維/水平布局方式將多個芯片放置在有機或陶瓷基板上，由于走線和通孔等特征尺寸在 10μm 到 70μm 范圍內(nèi)，限制了芯片組的互連帶寬。先進的解決方案，例如 2.5D 封裝，采用硅中介層（通常走線尺寸為 2μm），利用半導體制造工藝制造，作為多個芯片的載體，從而實現(xiàn)高密度互連。這些中介層隨后被連接到傳統(tǒng)的有機基板上，成為芯片組集成的可行方案。三維封裝方案將多個芯片堆疊在一起，并使用硅通孔 (TSV) 進一步提高芯片間的互連帶寬，從而將芯片組的帶寬和延遲性能提升到了最佳水平。目前的芯片組封裝方案結(jié)合了 2.5D 和 3D 封裝技術(shù)，其中 2.5D 封裝負責處理核心與 I/O 核心之間的互連，而 3D 封裝則專注于邏輯核心與存儲核心之間的互連。先進的封裝理念與芯片模塊化相結(jié)合，大大提高了封裝級互連密度。

互聯(lián)危機的形成

芯片封裝內(nèi)部的數(shù)據(jù)傳輸更具挑戰(zhàn)性和要求。在最新的工藝節(jié)點中，互連線的延遲相對于柵極/晶體管的延遲而言較高。此外，隨著導線變細，互連線的電阻 R 增大，更高的數(shù)據(jù)速率/頻率會進一步加劇這種電阻增大。導線密度的增加也會增加互連線的電容 C。RC 的增加會導致芯片封裝內(nèi)部延遲的增加。

在多個芯片之間傳輸海量數(shù)據(jù)所需的功耗也在不斷增加。諸如采用大型緩存層次結(jié)構(gòu)的局部計算等架構(gòu)解決方案，通過TSV/3D連接處理核心和內(nèi)存/緩存，并將計算任務(wù)分布在不同的處理單元上，可以緩解這一挑戰(zhàn)。此外，對全環(huán)柵極晶體管結(jié)構(gòu)和替代銅互連材料的研究也正在蓬勃發(fā)展，這將進一步緩解近期互連危機。

芯片互連設(shè)計面臨的挑戰(zhàn)要求具備扎實的電磁學、材料特性、接口專業(yè)知識和熟練的布局設(shè)計技能。深入了解設(shè)計和仿真工具的特性、物理原理和局限性，對于有效應(yīng)對這些現(xiàn)代挑戰(zhàn)至關(guān)重要，并能顯著縮短產(chǎn)品上市時間?；谶@些強大的基礎(chǔ)框架，開發(fā)了更加動態(tài)的流程和方法，從而能夠設(shè)計出損耗可控、交流瞬態(tài)響應(yīng)更佳、串擾和時延更低的芯片互連。

早期的系統(tǒng)級控制是在單個單芯片內(nèi)進行的，但如今芯片組的時代要求在封裝級實現(xiàn)系統(tǒng)級集成。時鐘同步、時鐘偏移控制、全封裝電源管理、針對功耗高的處理核心和散熱能力較弱的I/O核心（分布在同一封裝的不同位置）的散熱解決方案、硅后驗證挑戰(zhàn)、互連性能和一致性，所有這些都需要技術(shù)精湛且設(shè)備齊全的封裝設(shè)計和仿真工程師。

芯片組成功的關(guān)鍵推動因素在于標準化設(shè)計生態(tài)系統(tǒng)的發(fā)展。諸如UCIe（通用芯片組互連高速標準）等開放標準正在實現(xiàn)不同廠商芯片組之間的互操作性。這為可重用芯片組IP的市場化創(chuàng)造了可能，從而縮短開發(fā)時間和降低成本，并促進整個半導體生態(tài)系統(tǒng)的創(chuàng)新。

包括在同一晶圓內(nèi)堆疊晶體管層在內(nèi)的各個垂直領(lǐng)域的研究進展，有望實現(xiàn)更大規(guī)模的器件尺寸縮放。目前，光子學已應(yīng)用于數(shù)據(jù)中心，用于在不同模塊間傳輸PB級數(shù)據(jù)；未來，襯底技術(shù)有望推動光學技術(shù)在單個封裝內(nèi)的多個芯片間傳輸數(shù)據(jù)。玻璃襯底（而非有機襯底）也展現(xiàn)出巨大的潛力，由于玻璃的各向同性特性以及更好的熱/結(jié)構(gòu)管理（減少翹曲），在實現(xiàn)大尺寸器件的同時避免良率問題。玻璃通孔也有助于提高互連密度。碳納米管晶體管研究的成功成果有望將整個行業(yè)推向新的高度。未來幾十年，相關(guān)工具和制造生態(tài)系統(tǒng)可能會得到相應(yīng)的改進。

隨著人工智能和異構(gòu)計算的快速發(fā)展，芯片組架構(gòu)有望在實現(xiàn)特定領(lǐng)域加速器方面發(fā)揮關(guān)鍵作用。CPU、GPU、AI 和內(nèi)存芯片組的模塊化集成將使高度定制化的系統(tǒng)能夠滿足特定工作負載的需求。

結(jié)論

目前，人工智能加速器類似于分布式超級計算系統(tǒng)，但封裝在單個芯片內(nèi)。對于此類復雜的集成電路，業(yè)界正在采用動態(tài)混合解決方案來實現(xiàn)復雜的芯片組。過混合集成、2.5D 和 3D 技術(shù)以及創(chuàng)新的局部計算架構(gòu)，芯片組的互連密度和計算能力正被推向前所未有的高度。集成技術(shù)的進步、開放接口和新型材料的出現(xiàn)，使得芯片組技術(shù)在當今乃至可預見的未來仍然是復雜系統(tǒng)的可行解決方案。