文章來(lái)源：十二芯座

原文作者：MicroX

本文介紹了集成電路制造工藝中的COAG技術(shù)。

在半導(dǎo)體先進(jìn)制程的跨代演進(jìn)中，我們往往將目光聚焦于光刻機(jī)（EUV）的波長(zhǎng)抑或是晶體管架構(gòu)（從Planer到FinFET到GAA到CFET）的變革。

然而，在芯片微縮的路上，也有很多其他新技術(shù)的出現(xiàn)，例如COAG (Contact Over Active Gate，有源柵極上方接觸) 。COAG技術(shù)的出現(xiàn)，正是為了解決先進(jìn)制程中邏輯單元（Standard Cell）面積縮減遭遇的“拓?fù)鋵W(xué)瓶頸”。

先進(jìn)制程的布局

在傳統(tǒng)的半導(dǎo)體制造中，晶體管的三個(gè)基本電極——源極（Source）、漏極（Drain）和柵極（Gate）——都需要通過(guò)金屬接觸孔（Contact）引出，以便與上層的金屬互連線(xiàn)（Interconnects）相連。

傳統(tǒng)非COAG布局的缺陷

在14nm及更早的工藝節(jié)點(diǎn)中，柵極接觸孔（Gate Contact）的設(shè)計(jì)遵循“避讓原則”。由于制造過(guò)程中的套刻誤差（Overlay Error）和等離子體刻蝕的局限性，柵極接觸孔必須放置在有源區(qū)（Active Area）之外，即位于淺溝槽隔離（STI）區(qū)域的上方。

這種布局導(dǎo)致了嚴(yán)重的面積浪費(fèi)：

橫向間距限制：為了防止接觸孔在刻蝕時(shí)誤傷柵極邊緣或引起源漏極短路，必須在柵極和接觸孔之間留出足夠的安全間距（Registration Margin）。

單元高度（Cell Height）膨脹：由于接觸點(diǎn)在側(cè)方，邏輯單元的高度必須增加，以容納這些額外的接觸區(qū)。可以稱(chēng)之為“空間稅”，直接限制了晶體管密度（MTr/mm2）的提升。

COAG技術(shù)

COAG技術(shù)的本質(zhì)是將原本“橫向并列”的布局改為“縱向堆疊”。它允許接觸孔直接落在有源柵極（Active Gate）的正上方。

物理架構(gòu)的拓?fù)溲葸M(jìn)

在COAG架構(gòu)下，晶體管的平面布局發(fā)生了根本性變化。通過(guò)取消側(cè)方的接觸區(qū)，邏輯單元的高度得到壓縮。

Track Height（繞線(xiàn)軌道高度）的突破：從傳統(tǒng)的9T（9條金屬線(xiàn)軌道）降低到6T甚至5T。這意味著在同樣的芯片面積下，可以容納多出30%以上的邏輯門(mén)。

自對(duì)準(zhǔn)策略（Self-Aligned Strategy）

COAG的實(shí)現(xiàn)依賴(lài)于自對(duì)準(zhǔn)工藝（Self-Aligned Contact, SAC）。在制造過(guò)程中，工程師首先在柵極金屬上方沉積一層非常薄但極其堅(jiān)硬的絕緣保護(hù)層（通常是氮化硅或特殊的低k材料掩模）。

選擇性刻蝕：當(dāng)進(jìn)行接觸孔刻蝕時(shí)，化學(xué)試劑和等離子體能夠區(qū)分“層間介質(zhì)”和“柵極保護(hù)層”?？涛g過(guò)程會(huì)自動(dòng)在碰到柵極保護(hù)層時(shí)“減速”或“停止”，從而確?？锥淳珳?zhǔn)地落在柵極頂部而不向四周偏移，避免了災(zāi)難性的短路。

鈷（Cobalt）互連：解決寄生電阻

隨著接觸孔（Contact Via）的直徑縮小到10nm以下，傳統(tǒng)的金屬插塞材料——鎢（Tungsten）遇到了巨大的瓶頸。

鈷的優(yōu)勢(shì)：Intel在10nm節(jié)點(diǎn)率先在大規(guī)模量產(chǎn)中引入鈷替代鎢作為M0層和接觸孔材料。鈷具有更長(zhǎng)的平均電子自由程和流動(dòng)性，能夠完美填充高深寬比的COAG孔洞，且電阻率遠(yuǎn)低于同尺寸下的鎢。這解決了COAG結(jié)構(gòu)因接觸面積減小可能導(dǎo)致的信號(hào)延遲（RC Delay）問(wèn)題。

未來(lái)挑戰(zhàn)

盡管COAG成功將摩爾定律延續(xù)到了3nm節(jié)點(diǎn)，但隨著制程向2nm（18A）演進(jìn)，物理極限再次降臨。

1. 散熱與可靠性的博弈

由于接觸點(diǎn)直接位于晶體管最熱的部分（柵極）上方，熱量散發(fā)的路徑變得更加擁擠。在高頻運(yùn)行下，COAG結(jié)構(gòu)可能產(chǎn)生微小的熱應(yīng)力，導(dǎo)致介質(zhì)層開(kāi)裂。未來(lái)的研究重點(diǎn)在于尋找具有更高導(dǎo)熱率的絕緣掩模材料。

2. 與背面供電（BSPDN）的結(jié)合

在2nm節(jié)點(diǎn)，Intel的PowerVia和臺(tái)積電的背面供電技術(shù)將徹底改變互連架構(gòu)。屆時(shí)，電源線(xiàn)將移至晶圓背面，而正面的空間將完全留給信號(hào)線(xiàn)和COAG結(jié)構(gòu)。

3. CFET

在1nm節(jié)點(diǎn)，n型和p型晶體管將垂直堆疊（CFET）。在這種情況下，COAG將演變?yōu)橐环N復(fù)雜的“3D垂直通孔”技術(shù)，不僅要在柵極上方接觸，還要在多層堆疊的柵極之間進(jìn)行選擇性接觸。

參考文獻(xiàn)

1.Intel

2.VLSI 2024

3. Razavieh, A., et al, “FinFET with Contact over Active-Gate for 5G Ultra-Wideband Applications”, VLSI 2020 Symposium, paper JFS2.5.